CN108230989A - 栅极驱动电路及其输出模块、显示面板 - Google Patents

Abstract

本发明提供一种用于栅极驱动电路的输出模块，包括总输入端、总输出端、第一参考电平输入端、第二参考电平输入端、选通单元和串联在第一参考电平输入端之间的多个电阻单元，选通单元的输入端与总输入端电连接，选通单元能够在接收到通过总输入端输入的触发信号后，按照从第一参考电平输入端至第二参考电平输入端的顺序依次将相邻两个电阻单元之间的电阻节点与输出模块的总输出端导通，且每个电阻节点与总输出端之间的导通状态持续预定时间。本发明还提供一种栅极驱动电路、一种显示面板和一种显示装置，输出模块能够将栅极驱动电路中移位寄存单元输出的方波信号转换为阶梯下降的信号，从而可以避免后续像素电路中出现电容耦合，提高显示均匀性。

Description

栅极驱动电路及其输出模块、显示面板

技术领域

本发明涉及显示技术领域，具体地，涉及一种栅极驱动电路、该栅极驱动电路的输出模块、包括该栅极驱动电路的显示面板。

背景技术

随着显示技术的日渐成熟，显示面板的品质好坏关系着面板开发商的竞争能力强弱。

为了实现窄边框，目前采用包括多级移位寄存单元的栅极驱动电路对显示面板的多行像素单元进行逐行扫描。

但是，显示面板中仍然存在显示色偏等不准确的现象出现。如何提高显示面板的显示精度成为本领域亟待解决的技术问题。

发明内容

本发明的目的在于提供一种栅极驱动电路、该栅极驱动电路的输出模块、包括该栅极驱动电路的显示面板。包括所述栅极驱动电路的显示面板显示精度较高。

为了实现上述目的，作为本发明的一个方面，提供一种用于栅极驱动电路的输出模块，其中，所述输出模块包括总输入端、总输出端、第一参考电平输入端、第二参考电平输入端、选通单元和串联在所述第一参考电平输入端之间的多个电阻单元，所述选通单元的输入端与所述总输入端电连接，所述选通单元能够在接收到通过所述总输入端输入的触发信号后，按照从所述第一参考电平输入端至所述第二参考电平输入端的顺序依次将相邻两个电阻单元之间的电阻节点与所述输出模块的总输出端导通，且每个所述电阻节点与所述总输出端之间的导通状态持续预定时间。

优选地，所述输出模块包括N+2个电阻单元，所述选通单元包括或门、N+1级控制支路和与该N+1级控制支路一一对应的N+1个开关元件，N+1个所述开关元件与N+1个电阻节点一一对应，N为大于1的自然数；

所述开关元件的控制端与相应的控制支路的输出端电连接，所述开关元件的第一端与相应的电阻节点电连接，所述开关元件的第二端与所述或门的第一输入端电连接，所述开关元件的第一端和该开关元件的第二端能够在该开关元件的控制端接收到第一电平信号时导通；

所述或门的第二输入端与所述第二参考电平输入端电连接；

N+1级所述控制支路包括N级第一控制支路和一级第二控制支路，所述第一控制支路包括延迟单元、第一反相单元和第一与门，在同一级所述第一控制支路中，所述延迟单元的输出端与所述第一反相单元的输入端电连接，所述第一反相单元的输出端与所述第一与门的第一输入端电连接，所述第一与门的输出端与所述选通单元电连接，所述延迟单元能够将通过所述延迟单元的输入端输入的信号延迟所述预定时间后输出；

第一级第一控制支路的延迟单元的输入端与所述输出模块的总输入端电连接，第一级第一控制支路的第一与门的第二输入端与所述输出模块的总输入端电连接；

第n级第一控制支路的延迟单元的输入端与第n-1级第一控制支路的延迟单元的输入端电连接，第n级第一控制支路的第一与门的第二输入端与该第n级第一控制支路的延迟单元的输入端电连接，1＜n≤N；

所述第二控制支路包括第二与门，所述第二与门的第一输入端与第N级第一控制支路的延迟单元的输出端电连接，所述第二与门的第二输入端与所述输出模块的总输入端电连接。

优选地，所述输出模块包括N+3个电阻单元，所述选通单元包括N+2级控制支路和与该N+2级控制支路一一对应的N+2个开关元件，N+2个所述开关元件与N+2个电阻节点一一对应，N为大于1的自然数；

所述开关元件的控制端与相应的控制支路的输出端电连接，所述开关元件的第一端与相应的电阻节点电连接，所述开关元件的第二端与所述总数端电连接，所述开关元件的第一端和该开关元件的第二端能够在该开关元件的控制端接收到第一电平信号时导通；

N+2级所述控制支路包括N级第一控制支路、一级第二控制支路和一级第三控制支路，所述第一控制支路包括延迟单元、第一反相单元和第一与门，在同一级所述第一控制支路中，所述延迟单元的输出端与所述第一反相单元的输入端电连接，所述第一反相单元的输出端与所述第一与门的第一输入端电连接，所述第一与门的输出端与所述选通单元电连接；

第一级第一控制支路的延迟单元的输入端与所述输出模块的总输入端电连接，第一级第一控制支路的第一与门的第二输入端与所述输出模块的总输入端电连接；

第n级第一控制支路的延迟单元的输入端与第n-1级第一控制支路的延迟单元的输入端电连接，第n级第一控制支路的第一与门的第二输入端与该第n级第一控制支路的延迟单元的输入端电连接，1＜n≤N；

所述第二控制支路包括第二与门，所述第二与门的第一输入端与第N级第一控制支路的延迟单元的输出端电连接，所述第二与门的第二输入端与所述输出模块的总输入端电连接；

所述第三控制支路包括第二反相单元，所述第二反相单元的输入端与所述总输入端电连接，所述第二反相单元的输出端与相应的开关元件的控制端电连接。

优选地，所述开关元件包括开关晶体管，所述开关晶体管的栅极形成为所述选通单元的控制端，所述开关晶体管的第一极形成为所述选通单元的第一端，所述开关晶体管的第二极形成为所述选通单元的第二端。

作为本发明的第二个方面，提供一种栅极驱动电路，所述栅极驱动电路包括级联的多级移位寄存单元，其中，所述栅极驱动电路还包括多个输出模块，所述输出模块为本发明所提供的上述输出模块，每级移位寄存单元对应一个输出模块，所述输出模块的总输入端与相应的移位寄存单元的输出端电连接。

作为本发明的第三个方面，提供一种显示面板，所述显示面板包括栅极驱动电路、多条栅线和多条数据线，多条栅线和多条数据线相交错将所述显示面板划分为排列为多行多列的多个像素单元，多列像素单元与多条数据线一一对应，多行像素单元与多条栅线一一对应，每个像素单元内均设置有像素电路，所述像素电路包括存储电容、数据输入端和控制端，所述数据输入端与相应的数据线电连接，所述控制端与相应的栅线电连接，其中，所述栅极驱动电路为本发明所提供的上述栅极驱动电路，多条栅线与多个所述输出模块的总输出端一一对应地连接，所述像素单元的数据输入端和存储电容的第一端能够在该像素单元的控制端接收到栅线输出的栅极控制信号时导通。

优选地，所述像素电路还包括发光二极管，所述显示面板还包括多条检测信号线，所述像素电路还包括检测信号输入端，所述检测信号线的列数与所述像素单元的列数相同，且多条检测信号线与多列像素单元一一对应，同一列中像素单元的检测信号输入端与相应的检测信号线电连接，所述像素单元的检测信号输入端和存储电容的第二端能够在该像素单元的控制端接收到栅线输出的栅极控制信号时导通。

优选地，所述像素电路还包括第一开关晶体管、第二开关晶体管、驱动晶体管；

所述第一开关晶体管的第一极形成为所述像素电路的数据信号输入端，所述第一开关晶体管的第二极与所述驱动晶体管的栅极电连接，所述第一开关晶体管的栅极形成为所述像素电路的控制端；

所述第二开关晶体管的第一极形成为所述像素电路的检测信号输入端，所述第二开关晶体管的第二极与所述驱动晶体管的第一极电连接，所述第二开关晶体管的栅极与所述第一开关晶体管的栅极电连接；

所述驱动晶体管的第一极与高电平信号端电连接，所述驱动晶体管的第二极与所述发光二极管的阳极电连接，所述发光二极管的阴极与低电平信号端电连接；

所述存储电容的第一端与所述驱动晶体管的栅极电连接，所述存储电容的第二端与所述驱动晶体管的第二极电连接。

作为本发明的第四个方面，提供一种显示装置，所述显示装置包括显示面板，其中，所述显示面板为本发明所提供的上述显示面板。

优选地，所述显示装置还包括外部检测电路，所述显示面板为本发明所提供的上述显示面板，所述外部检测电路用于拍摄所述显示面板的显示图像并为各个像素单元生成相应的检测信号，所述检测信号线与所述外部检测电路的输出端相连，以接收相应的检测信号。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是本发明所提供的输出模块的示意图；

图2是本发明所提供的输出模块的一种具体实施方式的电路图；

图3是图2中所提供的输出模块的输出信号波形图；

图4是本发明所提供的输出模块的另一种具体实施方式的电路图；

图5是图4中所提供的输出模块的输出信号波形图；

图6是图4中所提供的输出模块的输出模拟图；

图7是本发明所提供的显示面板中像素电路的电路结构示意图。

附图标记说明

100：选通单元 110：第一级第一控制支路

111、121：延迟单元 112、122：第一反相单元

113、123：第一与门 120：第二级第一控制支路

130：第二控制支路 140：或门

150：第二反相单元 10：数据线

20：栅线 30：检测信号线

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

经本发明的发明人反复研究发现，导致显示面板显示不均匀的一个原因在于，显示面板的像素电路中包括大量的层状元件，例如，开关晶体管、轴线、电容。栅极驱动电路将信号提供给开关晶体管的栅极，从而控制开关晶体管的打开或关闭。由于开关晶体管本身存在寄生电容，当开关晶体管栅极电压突变(例如，由高电平突然变成低电平)时，开关晶体管的寄生电容与电路中的存储电容耦合，从而影响到存储在所述存储电容中的数据信号，使得写入的数据不准确，从而导致显示面板的显示不准确。

作为本发明的一个方面，提供一种用于栅极驱动电路的输出模块，其中，如图1所示，所述输出模块包括总输入端Vin、总输出端Vout、第一参考电平输入端V1、第二参考电平输入端V2、选通单元和串联在所述第一参考电平输入端之间的多个电阻单元，选通单元100的输入端与总输入端Vin电连接，选通单元100能够在接收到通过总输入端Vin输入的触发信号后，按照从第一参考电平输入端V1至第二参考电平输入端V2的顺序依次将相邻两个电阻单元之间的电阻节点与所述输出模块的总输出端Vout导通，且每个所述电阻节点与总输出端Vout之间的导通状态持续预定时间Δt。

当将不同的电阻节点与总输出端Vout导通时，输出模块的电阻不同，因此，通过总输出端Vout输出的电信号的电压也不同。

所述输出模块应用于栅极驱动电路中时，通过第一参考电压输入端输入的第一参考电压大于通过第二参考电压输入端输入的第二参考电压。由于多个电阻单元串联，因此，随着按照从所述第一参考电平输入端至所述第二参考电平输入端的顺序依次将相邻两个电阻单元之间的电阻节点与所述输出模块的总输出端导通，输出模块的电阻逐渐增大，输出的电信号的电压逐渐减小。由于每个电阻节点与总输出端Vout之间的导通状态持续预定时间，因此，通过总输出端Vout输出的电压阶梯式下降，而非现有技术中的电压突然下降，从而可以减轻甚至消除因电容耦合造成的存储在存储电容中的数据信号不准确的问题。

下面结合图1中所示的具体实施方式对本发明所提供的输出模块的工作原理进行说明。

在图1中所示的具体实施方式中，所述输出模块包括四个电阻单元，分别为电阻单元R1、电阻单元R2、电阻单元R3和电阻单元R4。

输出模块的一个工作周期包括第一阶段T1、第二阶段T2和第三阶段T3。在输出模块的工作周期中，通过第一参考电平输入端V1输入高电平电压Vgh，通过第二参考电平输入端V2输入低电平电压Vgl。

在第一阶段T1，选通单元100将电阻单元R1与电阻单元R2之间的电阻节点O_1与总输出端Vout导通，其他的电阻节点均与总输出端Vout断开，此时，输出模块的电阻为因此，在第一阶段T1，总输出端Vout输出的电压为(Vgh-Vgl)，其中，R₁为电阻单元R1的阻值，R₁为电阻单元R2的阻值，R₃为电阻单元R3的阻值，R₄为电阻单元R4的阻值。

在第二阶段T2，选通单元100将电阻单元R2与电阻单元R3之间的电阻节点O_2与总输出端Vout导通，其他的电阻节点均与总输出端Vout断开，此时，输出模块的电阻为因此，在第一阶段T1，总输出端Vout输出的电压为(Vgh-Vgl)。

在第三阶段T3，选通单元100将电阻单元R3与电阻单元R4之间的电阻节点O_3与总输出端Vout导通，其他的电阻节点均与总输出端Vout断开，此时，输出模块的电阻为因此，在第一阶段T1，总输出端Vout输出的电压为(Vgh-Vgl)。

由此可知，本申请所提供的输出模块在应用于栅极驱动电路时，对相应的移位寄存单元输出的方波进行处理，使之呈阶梯下降，而非突然的大幅度下降，从而可以避免与之相连的像素电路中的电容出现耦合，提高像素电路中存储的数据信号的准确性，进而提高显示精度。

在本发明中，对电阻单元的数量以及选通单元的具体结构并不做特殊的限定。

在图2中所示的是本发明所提供的一种输出模块的一种具体实施方式的电路结构示意图。

具体地，所述输出模块包括N+2个电阻单元。所述选通单元包括或门140、N+1级控制支路和与该N+1级控制支路一一对应的N+1个开关元件，N+1个所述开关元件与N+1个电阻节点一一对应，N为大于1的自然数。

所述开关元件的控制端与相应的控制支路的输出端电连接，所述开关元件的第一端与相应的电阻节点电连接，所述开关元件的第二端与所述或门的第一输入端电连接，所述开关元件的第一端和该开关元件的第二端能够在该开关元件的控制端接收到第一电平信号时导通。

或门140的第二输入端与所述第二参考电平输入端电连接。

N+1级所述控制支路包括N级第一控制支路和一级第二控制支路，所述第一控制支路包括延迟单元、第一反相单元和第一与门，在同一级所述第一控制支路中，所述延迟单元的输出端与所述第一反相单元的输入端电连接，所述第一反相单元的输出端与所述第一与门的第一输入端电连接，所述第一与门的输出端与所述选通单元电连接，所述延迟单元能够将通过该延迟单元的输入端输入的信号延迟所述预定时间后输出。

第一级第一控制支路的延迟单元的输入端与所述输出模块的总输入端电连接，第一级第一控制支路的第一与门的第二输入端与所述输出模块的总输入端电连接。

第n级第一控制支路的延迟单元的输入端与第n-1级第一控制支路的延迟单元的输入端电连接，第n级第一控制支路的第一与门的第二输入端与该第n级第一控制支路的延迟单元的输入端电连接，1＜n≤N。

所述第二控制支路包括第二与门，所述第二与门的第一输入端与第N级第一控制支路的延迟单元的输出端电连接，所述第二与门的第二输入端与所述输出模块的总输入端电连接。

N+1个电阻单元分别为电阻单元R1、电阻单元R2、电阻单元R3……电阻单元RN+1(未示出)，相应的电阻节点分别为电阻单元R1与电阻单元R2之间的电阻节点O_1，电阻单元R2与电阻单元R3之间的电阻节点O_2、电阻单元R2与电阻单元R3之间的电阻节点O_3、……、电阻单元RN与电阻单元RN+1之间的电阻节点O_N(未示出)。

如图3所示，通过总输入端Vin输入的方波信号为第一电平信号，经过本发明所提供的输出模块的处理，通过总输入端Vin输入的信号变为包括N+1个阶段的信号。

当第一电平信号输入至第一级第一控制支路110时，一方面输入至第一级第一控制支路110的延迟单元111，另一方面输入至第一级控制支路110的第一与门113的第二输入端。延迟单元111将信号延迟预定时间Δt，也就是说，在第一阶段T1内，输入至第一级控制支路110的第一反相单元112的输入端的信号为与第一电平信号反相的第二电平信号。从第二阶段T2开始，输入至第一级控制支路110的第一反相单元112的信号变为第二电平信号。

在第一阶段T1，第一级第一控制支路110的第一反相单元112输出的信号为第一电平信号，因此，第一级第一控制支路110的第一与门113输入的第一输入端输入的信号为第一电平信号，第一级第一控制支路110的第一与门113的第二输入端输入的信号也为第一电平信号，此时，第一级控制支路110的第一与门113向相应的开关元件的控制端提供第一电平信号，使得第一开关元件的第一端和第二端导通，并因此将相应的电阻节点O_1的电压VO_1提供至或门140的第一输出端。

在第一阶段T1，第二级第一控制支路120的延迟单元121的输入端输入的是第二电平信号，经第二级第一控制支路120的第一反相单元122反相后成为第一电平信号，并提供给第二级第一控制支路120的第一与门123的第一输入端，第二级第一控制支路120的第一与门123的第二控制端输入的信号为从第一级第一控制支路110的延迟单元111输出的第二电平信号，因此，在第一阶段T1，第二级第一控制支路120的第一与门123输出第二电平信号，从而，控制相应的开关元件的第一端和第二端断开。

依次类推，除第一级第一控制支路110之外的其余各级第一控制支路均输出第二电平信号，因此，在第一阶段T1，除第一控制支路对应的开关元件导通之外，其余第一级控制支路对应的开关元件均断开。因此，或门140的第一输入端输入的信号的电压为(Vgh-Vgl)，相应地，或门140的第二端输入的信号为通过第二参考电平输入端输入的低电平信号，根据或门的运算原理，此时或门140输出的信号为或门140的第一输入端输入的电压信号，即，电压(Vgh-Vgl)。

在第二阶段T2，第一级第一控制支路110的延迟单元111输出的信号为第一电平信号，因此，输入至第二级第一控制支路120的延迟单元后121，该第二级第一控制支路120将第一电平信号延迟预定时间Δt，也就是说，在第二预定阶段T2内，第一延迟单元121输出的信号为第二电平信号，该第二电平信号经过反相单元122反相后成为第一电平信号，并输入第一与门123的第一输入端。此时，第一与门123的第二输入端为第一级第一控制支路120的延迟单元111输出的第一电平信号，因此，第一与门123输出的是第一电平信号，与第一与门123对应的开关元件的第一端和第二端导通，因此，输出至或门140的第一输入端的电压为相应的电阻节点O_2处的电压VO_2，即，(Vgh-Vgl)，相应地，或门140的第二端输入的信号为通过第二参考电平输入端输入的低电平信号，根据或门的运算原理，此时或门140输出的信号为或门140的第一输入端输入的电压信号，即，电压(Vgh-Vgl)。

依次类推，直至所有与第一控制支路对应的开关元件都导通过之后，在输出模块的工作周期的第N+1个阶段(在N为2的具体实施方式中，一个工作周期的最后一个阶段为第三阶段T3)，与第二控制支路130对应的开关元件的第一端和第二端导通。具体地，在最后一个阶段，第二控制支路130的第二与门的第一输入端输入的为通过最后一级第一控制支路的延迟单元输出的信号，即，第一电平信号，同时，第二控制支路130的第二与门的第二输入端与输出模块的总输入端Vin相连，因此，第二控制支路130的第二与门的第二输入端也接收到第一电平信号，从而输出第一电平信号，以将与第二控制支路130对应的开关元件的第一端和第二端导通。此时，或门140的第一输入端输入的信号的电压为(Vgh-Vgl)，相应地，或门140的第二端输入的信号为通过第二参考电平输入端输入的低电平信号，根据或门的运算原理，此时或门140输出的信号为或门140的第一输入端输入的电压信号，即，电压(Vgh-Vgl)。

作为本发明的第二种具体实施方式，如图4所示，所述输出模块包括N+3个电阻单元，所述选通单元包括N+2级控制支路和与该N+2级控制支路一一对应的N+2个开关元件，N+2个所述开关元件与N+2个电阻节点一一对应，N为大于1的自然数。

所述开关元件的控制端与相应的控制支路的输出端电连接，所述开关元件的第一端与相应的电阻节点电连接，所述开关元件的第二端与所述总数端电连接，所述开关元件的第一端和该开关元件的第二端能够在该开关元件的控制端接收到第一电平信号时导通。

N+2级所述控制支路包括N级第一控制支路、一级第二控制支路和一级第三控制支路，所述第一控制支路包括延迟单元、第一反相单元和第一与门，在同一级所述第一控制支路中，所述延迟单元的输出端与所述第一反相单元的输入端电连接，所述第一反相单元的输出端与所述第一与门的第一输入端电连接，所述第一与门的输出端与所述选通单元电连接。

第一级第一控制支路的延迟单元的输入端与所述输出模块的总输入端电连接，第一级第一控制支路的第一与门的第二输入端与所述输出模块的总输入端电连接。

第n级第一控制支路的延迟单元的输入端与第n-1级第一控制支路的延迟单元的输入端电连接，第n级第一控制支路的第一与门的第二输入端与该第n级第一控制支路的延迟单元的输入端电连接，1＜n≤N。

所述第二控制支路包括第二与门，所述第二与门的第一输入端与第N级第一控制支路的延迟单元的输出端电连接，所述第二与门的第二输入端与所述输出模块的总输入端电连接。

所述第三控制支路包括第二反相单元，所述第二反相单元的输入端与所述总输入端电连接，所述第二反相单元的输出端与相应的开关元件的控制端电连接。

在本实施方式中的第一控制支路的结构与图2中所示的实施方式中的第一控制支路的结构相同；在本实施方式中的第二控制支路的结构与图2中所示的实施方式中的第二控制支路的结构也相同。

下面结合图4和图5对本实施例中的输出模块的具体工作原理进行详细的说明。

在第一阶段T1，在第一阶段T1，第二级第一控制支路120的延迟单元121的输入端输入的是第二电平信号，经第二级第一控制支路120的第一反相单元122反相后成为第一电平信号，并提供给第二级第一控制支路120的第一与门123的第一输入端，第二级第一控制支路120的第一与门123的第二控制端输入的信号为从第一级第一控制支路110的延迟单元111输出的第二电平信号，因此，在第一阶段T1，第二级第一控制支路120的第一与门123输出第二电平信号，从而，控制相应的开关元件的第一端和第二端断开。

依次类推，除第一级第一控制支路110之外的其余各级第一控制支路均输出第二电平信号，因此，在第一阶段T1，除第一控制支路对应的开关元件导通之外，其余第一级控制支路对应的开关元件均断开。因此，总输出端Vout输出的电压是电阻单元R1和电阻单元R2之间的电阻节点处的电压(Vgh-Vgl)。

在第二阶段T2，第一级第一控制支路110的延迟单元111输出的信号为第一电平信号，因此，输入至第二级第一控制支路120的延迟单元后121，该第二级第一控制支路120将第一电平信号延迟预定时间Δt，也就是说，在第二预定阶段T2内，第一延迟单元121输出的信号为第二电平信号，该第二电平信号经过第一反相单元122反相后成为第一电平信号，并输入第一与门123的第一输入端。此时，第一与门123的第二输入端为第一级第一控制支路120的延迟单元111输出的第一电平信号，因此，第一与门123输出的是第一电平信号，与第一与门123对应的开关元件的第一端和第二端导通，因此，输出至总输出端Vout的电压为(Vgh-Vgl)。

依次类推，直至所有与第一控制支路对应的开关元件都导通过之后，在输出模块的工作周期的最后(在N为2的具体实施方式中，一个工作周期的最后一个阶段为第三阶段T3)，与第二控制支路130对应的开关元件的第一端和第二端导通。具体地，在最后一个阶段，第二控制支路130的第二与门的第一输入端输入的为通过最后一级第一控制支路的延迟单元输出的信号，即，第一电平信号，同时，第二控制支路130的第二与门的第二输入端与输出模块的总输入端Vin相连，因此，第二控制支路130的第二与门的第二输入端也接收到第一电平信号，从而输出第一电平信号，以将与第二控制支路130对应的开关元件的第一端和第二端导通。此时，总输出端Vout电压为(Vgh-Vgl)。

在工作周期之外的阶段，通过总输入端Vin输入的信号为低电平信号的第二电平信号，第三控制支路的第二反相单元150将其反相为高电平的第一电平信号，以与第三控制支路对应的开关元件导通，使得总输出端Vout输出的电压为(Vgh-Vgl)。由于R_N+3相对于较小，在工作周期之外的阶段输出的电压也较小，不会像素单元中相应的薄膜晶体管打开。

在本发明中，对电阻单元的具体数量没有特殊的限制，例如，为了简化输出模块的结构、同时尽可能的避免输出电压突变，优选地，N为2。相应地，在图2中所示的具体实施方式中，包括四个电阻单元，分别为电阻单元R1、电阻单元R2、电阻单元R3、电阻单元R4，相应地，选通单元包括第一级第一控制支路110、第二级第一控制支路120和第二控制支路130。在图4中所示的具体实施方式中，包括五个电阻单元，分别为电阻单元R1电阻单元R2、电阻单元R3、电阻单元R4和电阻单元R5，相应地，选通单元包括第一级第一控制支路110、第二级第一控制支路120、第二控制支路130和第三控制支路。

在本发明中，对开关元件的具体结构也没有特殊的限定，只要能够在相应的控制信号下断开或导通即可。例如，在图2和图4中所示的具体实施方式中，所述开关元件包括开关晶体管，所述开关晶体管的栅极形成为所述选通单元的控制端，所述开关晶体管的第一极形成为所述选通单元的第一端，所述开关晶体管的第二极形成为所述选通单元的第二端。

在图2所示的具体实施方式中，与第一级第一控制支路110对应的开关元件包括开关晶体管T1、与第二级第一控制支路120对应的开关元件包括开关晶体管T2、与第二控制支路130对应的开关元件包括开关晶体管T3。

如图3所示，在第一阶段T1，第一反相单元112输出的信号V高电平信号，第一反相单元122输出的信号V2为高电平信号，延迟单元121输出的信号V3为低电平信号，电阻节点O_1处的电压为VO_1为高电平，其余电阻节点处的电压均为低电平，总输出端Vout输出的信号VOUT的电压为(Vgh-Vgl)。在第二阶段T2，第一反相单元112输出的信号V1为低电平信号，第一反相单元122输出的信号V2为高电平信号，延迟单元121输出的信号V3为低电平信号，电阻节点O_2处的电压VO_2为高电平，其余电阻节点处的电压均为低电平，总输出端Vout输出的信号VOUT的电压为(Vgh-Vgl)。在第三阶段T3，反相单元112输出的信号V1为低电平信号，第一反相单元122输出的信号V2为低电平信号，延迟单元121输出的信号V3为高电平信号，电阻节点O_3处的电压VO_3为高电平，其余电阻节点处的电压均为低电平，总输出端Vout输出的信号VOUT的电压为(Vgh-Vgl)。在工作周期结束后，总输出端Vout输出的电压为Vgl。

在图4所示的具体实施方式中，与第一级第一控制支路110对应的开关单元包括开关晶体管T1，与第二级第一控制支路120对应的开关单元包括开关晶体管T2，与第二控制支路130对应的开关单元包括开关晶体管T3，与第三控制支路对应的开关单元包括开关晶体管T4。

如图5所示，在第一阶段T1，第一反相单元112输出的信号V高电平信号，第一反相单元122输出的信号V2为高电平信号，延迟单元121输出的信号V3为低电平信号，电阻节点O_1处的电压为VO_1为高电平，其余电阻节点处的电压均为低电平，第二反相单元150输出的信号Vin_inv为低电平信号，总输出端Vout输出的电压为(Vgh-Vgl)。在第二阶段T2，第一反相单元112输出的信号V1为低电平信号，反相单元122输出的信号V2为高电平信号，延迟单元121输出的信号V3为低电平信号，电阻节点O_2处的电压为VO_2为高电平，其余电阻节点处的电压均为低电平，第二反相单元150输出的信号Vin_inv为低电平信号，总输出端Vout输出的电压为(Vgh-Vgl)。在第三阶段T3，第一反相单元112输出的信号V1为低电平信号，电阻节点O_3处的电压为VO_3为高电平，其余电阻节点处的电压均为低电平，第一反相单元122输出的信号V2为低电平信号，延迟单元121输出的信号V3为高电平信号，第二反相单元150输出的信号Vin_inv为低电平信号，总输出端Vout输出的电压为(Vgh-Vgl)。

在工作周期结束后，总输出端Vout输出的电压为(Vgh-Vgl)。

图6中所示的是图4中所示的实施方式的输出信号模拟图，从图中可以看出，由总输出端输出的信号是均匀阶梯下降的。

为了确保输出模块输出的电压信号均匀地下降，优选地，多个所述电阻单元的阻值相同。

作为本发明的第二个方面，提供一种栅极驱动电路，所述栅极驱动电路包括级联的多级移位寄存单元，其中，所述栅极驱动电路还包括多个输出模块，该输出模块为本发明所提供的上述输出模块，并且，每级移位寄存单元对应一个输出模块，所述输出模块的总输入端与相应的移位寄存单元的输出端电连接。

在本发明所提供的栅极驱动电路中，移位寄存单元向输出模块的总输入端提供方波信号，所述输出模块将该方波模块转换为阶梯下降的信号，从而可以避免输出信号电压突然下降造成的后续电路(即，像素电路)中的存储电容耦合，从而可以提高写入至后续电路的信号(包括数据信号和/或检测信号)的准确性，并提高显示亮度的均匀性。

作为本发明的第三个方面，提供一种显示面板，所述显示面板包括栅极驱动电路、多条栅线和多条数据线，多条栅线和多条数据线相交错将所述显示面板划分为多个像素单元，多列像素单元与多条数据线一一对应，多行像素单元与多条栅线一一对应，每个像素单元内均设置有像素电路，所述像素电路包括存储电容、数据输入端和控制端，所述数据输入端与相应的数据线电连接，所述控制端与相应的栅线电连接，其中，所述栅极驱动电路为本发明栅极驱动电路，多条栅线与多个所述输出模块的总输出端一一对应地连接。所述像素单元的数据输入端和存储电容的第一端能够在该像素单元的控制端接收到栅线输出的栅极控制信号时导通，以将通过数据线写入的数据信号写入至所述存储电容。

需要指出的是，此处的栅极控制信号是指，栅极驱动电路在工作周期内输出的信号，即，上文中所述的阶梯下降的信号。

在本发明中，像素电路的控制端接收到的是通过栅线输入的阶梯下降的电压信号，因此，不会出现因电压突变而造成的电容耦合，从而可以确保通过数据线至像素单元的数据信号以及感应信号的准确性，进而可以提高显示的准确性。

在本发明中，对所述显示面板的具体类型并不做具体的要求，例如，所述显示面板可以是液晶显示面板，也可以是发光二极管显示面板。作为一个一种具体实施方式，所述显示面板为发光二极管显示面板。

相应地，像素电路包括发光二极管。像素电路中其他电子元件用于驱动发光二极管发光。通常，驱动发光二极管发光的像素电路包括驱动晶体管。随着使用时间的增加，驱动晶体管的阈值电压发生漂移，为了防止驱动晶体管的阈值电压漂移造成显示不均匀，可以采用内部补偿或者外部补偿的方式，对显示结果进行补偿。所谓外部补偿是指，利用外部检测电路对显示面板进行拍照，然后对获得的图像与理想显示图像进行分析，并根据二者之间的差别生成用于补偿的检测信号，最后将检测信号提供给像素单元，对数据信号进行补偿。

本发明所提供的显示面板可以是外部补偿的发光二极管显示面板，相应地，所述像素电路还包括发光二极管，所述显示面板还包括多条检测信号线，所述像素电路还包括检测信号输入端，所述检测信号线的列数与所述像素单元的列数相同，且多条检测信号线与多列像素单元一一对应，同一列中像素单元的检测信号输入端与相应的检测信号线电连接，所述像素单元的检测信号输入端和存储电容的第二端能够在该像素单元的控制端接收到栅线输出的栅极控制信号时导通。

由于栅线输出的栅极控制信号除了控制数据信号的导入，还控制检测信号的导入，从而可以提高输入至存电容的检测信号的精度，并提高显示面板的显示亮度均匀性。

在本发明中，对像素电路的具体结构并没有特殊的限制，作为一种具体的实施方式，所述像素电路可以是3T1C的像素电路，如图7中所示，所述像素电路包括第一开关晶体管T_N1、第二开关晶体管T_N2、驱动晶体管T_D、存储电容C和发光二极管OLED。

第一开关晶体管T_N1的第一极与相应的数据线10电连接，第一开关晶体管T_N1的第二极与驱动晶体管T_D的栅极电连接，第一开关晶体管T_N1的栅极形成为所述像素单元的控制端。

第二开关晶体管T_N2的第一极与相应的检测信号线30电连接，第二开关晶体管T_N2的第二极与驱动晶体管T_D的第一极电连接，第二开关晶体管T_N2的栅极与第一开关晶体管T_N1的栅极电连接。

驱动晶体管T_D的第一极与高电平信号端VDD电连接，驱动晶体管TD的第二极与发光二极管OLED的阳极电连接，发光二极管OLED的阴极与低电平信号端VSS电连接。

存储电容C的第一端与驱动晶体管OLED的栅极电连接，存储电容C的第二端与所述驱动晶体管TD的第二极电连接。

图7中所示的像素电路为外部补偿的像素电路，通过数据线10接收数据信号，通过检测信号线30接收检测信号。第一开关晶体管T_N1的栅极和第二开关晶体管T_N2的栅极均与栅线20电连接，而栅线20接收到的通过栅极驱动电路的输出模块输出的信号为阶梯下降的信号，在确保工作周期内第一开关晶体管T_N1的栅极和第二开关晶体管T_N2正常打开的同时，不会出现工作周期结束后的电压突降，因此，第一开关晶体管T_N1、第二开关晶体管T_N2中存在的寄生电容不会与存储电容C之间产生电容耦合，从而可以确保接写入到像素单元中的数据信号以及检测信号的准确性，进而提高显示面板的显示效果。

作为本发明的第四个方面，提供一种显示装置，所述显示装置包括显示面板，其中，该显示面板为本申请所提供的上述显示面板。

如上文中所述，由于栅极驱动电路输出的栅极驱动信号为阶梯下降的信号，既可以确保在工作周期内相应的晶体管正常打开，又可以防止工作周期结束后电压图片而引起电容耦合，以确保写入至像素电路的数据信号的精确性，提高显示面板的显示精度。

当显示面板为外部补偿的发光二极管显示面板时，所述显示装置还包括外部检测电路，所述外部检测电路用于拍摄所述显示面板的显示图像并为各个像素单元生成相应的检测信号，所述检测信号线与所述外部检测电路的输出端相连，以接收相应的检测信号。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种用于栅极驱动电路的输出模块，其特征在于，所述输出模块包括总输入端、总输出端、第一参考电平输入端、第二参考电平输入端、选通单元和串联在所述第一参考电平输入端之间的多个电阻单元，所述选通单元的输入端与所述总输入端电连接，所述选通单元能够在接收到通过所述总输入端输入的触发信号后，按照从所述第一参考电平输入端至所述第二参考电平输入端的顺序依次将相邻两个电阻单元之间的电阻节点与所述输出模块的总输出端导通，且每个所述电阻节点与所述总输出端之间的导通状态持续预定时间。

2.根据权利要求1所述的输出模块，其特征在于，所述输出模块包括N+2个电阻单元，所述选通单元包括或门、N+1级控制支路和与该N+1级控制支路一一对应的N+1个开关元件，N+1个所述开关元件与N+1个电阻节点一一对应，N为大于1的自然数；

所述开关元件的控制端与相应的控制支路的输出端电连接，所述开关元件的第一端与相应的电阻节点电连接，所述开关元件的第二端与所述或门的第一输入端电连接，所述开关元件的第一端和该开关元件的第二端能够在该开关元件的控制端接收到第一电平信号时导通；

所述或门的第二输入端与所述第二参考电平输入端电连接；

N+1级所述控制支路包括N级第一控制支路和一级第二控制支路，所述第一控制支路包括延迟单元、第一反相单元和第一与门，在同一级所述第一控制支路中，所述延迟单元的输出端与所述第一反相单元的输入端电连接，所述第一反相单元的输出端与所述第一与门的第一输入端电连接，所述第一与门的输出端与所述选通单元电连接，所述延迟单元能够将通过所述延迟单元的输入端输入的信号延迟所述预定时间后输出；

第一级第一控制支路的延迟单元的输入端与所述输出模块的总输入端电连接，第一级第一控制支路的第一与门的第二输入端与所述输出模块的总输入端电连接；

第n级第一控制支路的延迟单元的输入端与第n-1级第一控制支路的延迟单元的输入端电连接，第n级第一控制支路的第一与门的第二输入端与该第n级第一控制支路的延迟单元的输入端电连接，1＜n≤N；

所述第二控制支路包括第二与门，所述第二与门的第一输入端与第N级第一控制支路的延迟单元的输出端电连接，所述第二与门的第二输入端与所述输出模块的总输入端电连接。

3.根据权利要求1所述的输出模块，其特征在于，所述输出模块包括N+3个电阻单元，所述选通单元包括N+2级控制支路和与该N+2级控制支路一一对应的N+2个开关元件，N+2个所述开关元件与N+2个电阻节点一一对应，N为大于1的自然数；

所述开关元件的控制端与相应的控制支路的输出端电连接，所述开关元件的第一端与相应的电阻节点电连接，所述开关元件的第二端与所述总数端电连接，所述开关元件的第一端和该开关元件的第二端能够在该开关元件的控制端接收到第一电平信号时导通；

N+2级所述控制支路包括N级第一控制支路、一级第二控制支路和一级第三控制支路，所述第一控制支路包括延迟单元、第一反相单元和第一与门，在同一级所述第一控制支路中，所述延迟单元的输出端与所述第一反相单元的输入端电连接，所述第一反相单元的输出端与所述第一与门的第一输入端电连接，所述第一与门的输出端与所述选通单元电连接；

第一级第一控制支路的延迟单元的输入端与所述输出模块的总输入端电连接，第一级第一控制支路的第一与门的第二输入端与所述输出模块的总输入端电连接；

第n级第一控制支路的延迟单元的输入端与第n-1级第一控制支路的延迟单元的输入端电连接，第n级第一控制支路的第一与门的第二输入端与该第n级第一控制支路的延迟单元的输入端电连接，1＜n≤N；

所述第二控制支路包括第二与门，所述第二与门的第一输入端与第N级第一控制支路的延迟单元的输出端电连接，所述第二与门的第二输入端与所述输出模块的总输入端电连接；

所述第三控制支路包括第二反相单元，所述第二反相单元的输入端与所述总输入端电连接，所述第二反相单元的输出端与相应的开关元件的控制端电连接。

4.根据权利要求2或3所述的输出模块，其特征在于，所述开关元件包括开关晶体管，所述开关晶体管的栅极形成为所述选通单元的控制端，所述开关晶体管的第一极形成为所述选通单元的第一端，所述开关晶体管的第二极形成为所述选通单元的第二端。

5.一种栅极驱动电路，所述栅极驱动电路包括级联的多级移位寄存单元，其特征在于，所述栅极驱动电路还包括多个输出模块，所述输出模块为权利要求1至4中任意一项所述的输出模块，每级移位寄存单元对应一个输出模块，所述输出模块的总输入端与相应的移位寄存单元的输出端电连接。

6.一种显示面板，所述显示面板包括栅极驱动电路、多条栅线和多条数据线，多条栅线和多条数据线相交错将所述显示面板划分为排列为多行多列的多个像素单元，多列像素单元与多条数据线一一对应，多行像素单元与多条栅线一一对应，每个像素单元内均设置有像素电路，所述像素电路包括存储电容、数据输入端和控制端，所述数据输入端与相应的数据线电连接，所述控制端与相应的栅线电连接，其特征在于，所述栅极驱动电路为权利要求5所述的栅极驱动电路，多条栅线与多个所述输出模块的总输出端一一对应地连接，所述像素单元的数据输入端和存储电容的第一端能够在该像素单元的控制端接收到栅线输出的栅极控制信号时导通。

7.根据权利要求6所述的显示面板，其特征在于，所述像素电路还包括发光二极管，所述显示面板还包括多条检测信号线，所述像素电路还包括检测信号输入端，所述检测信号线的列数与所述像素单元的列数相同，且多条检测信号线与多列像素单元一一对应，同一列中像素单元的检测信号输入端与相应的检测信号线电连接，所述像素单元的检测信号输入端和存储电容的第二端能够在该像素单元的控制端接收到栅线输出的栅极控制信号时导通。

8.根据权利要求7所述的显示面板，其特征在于，所述像素电路还包括第一开关晶体管、第二开关晶体管、驱动晶体管；

所述第一开关晶体管的第一极形成为所述像素电路的数据信号输入端，所述第一开关晶体管的第二极与所述驱动晶体管的栅极电连接，所述第一开关晶体管的栅极形成为所述像素电路的控制端；

所述第二开关晶体管的第一极形成为所述像素电路的检测信号输入端，所述第二开关晶体管的第二极与所述驱动晶体管的第一极电连接，所述第二开关晶体管的栅极与所述第一开关晶体管的栅极电连接；

所述驱动晶体管的第一极与高电平信号端电连接，所述驱动晶体管的第二极与所述发光二极管的阳极电连接，所述发光二极管的阴极与低电平信号端电连接；

所述存储电容的第一端与所述驱动晶体管的栅极电连接，所述存储电容的第二端与所述驱动晶体管的第二极电连接。

9.一种显示装置，所述显示装置包括显示面板，其特征在于，所述显示面板为权利要求6至8中任意一项所述的显示面板。

10.根据权利要求9所述的显示装置，其特征在于，所述显示装置还包括外部检测电路，所述显示面板为权利要求7或8所述的显示面板，所述外部检测电路用于拍摄所述显示面板的显示图像并为各个像素单元生成相应的检测信号，所述检测信号线与所述外部检测电路的输出端相连，以接收相应的检测信号。