CN108181575A - 集成电路测试仪的数字波形测试系统及产生方法 - Google Patents
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Abstract
本发明公开了一种集成电路测试仪的数字波形测试系统及产生方法,读取数据产生命令发给驱动芯片;据设置的发送器速率及位宽设置向量波形生成模块、开关信息生成模块内FIFO的位宽N及深度;设置的速率Rate决定波形数据、及开关数据的分辨率为1/Rate,一个N位宽的数据则代表N/Rate时间长度的数据,读取周期T及边沿定位信息D1、D2,将一个周期数据分为T*Rate/N个数据顺序存入波形数据;发送器速率及位宽设置相同,读取周期及边沿定位信息D0、D3,将一个周期的开关信息分为T*Rate/N个数据顺序存入开关数据;写入FIFO的同时,按流水线操作读取波形及开关数据,并通过发送器发给驱动数据。
Description
技术领域
本发明涉及一种集成电路测试仪的数字波形测试系统及产生方法,属于数字集成电路测试仪领域。
背景技术
数字集成电路测试仪是对集成电路进行测试的专用仪器设备,通过发送向量测试波形测试DUT功能、DUT的直流参数以及交流参数。主要靠ASIC或者可编程逻辑器件+外围高精度器件来产生精度百ps甚至更高精度的波形用于测量被测件的各项指标;通常的方法要么开发时间长、成本高,要么器件多占用体积大、功耗高。
发明内容
针对以上问题,本发明提供了一种开发时间短、成本低,占用体积小、功耗低的集成电路测试仪的数字波形测试系统及产生方法。本发明为采用高速Serdes产生高精度波形的测试方法。
为了解决以上问题,本发明采用了如下技术方案:一种集成电路测试仪的数字波形测试系统,其特征在于:包括存储模块、读取模块、向量波形生成模块、开关数据生成模块、驱动生成模块、发送模块;
所述的存储模块:存储上位机发送的向量信息、周期信息、边沿定位信息、驱动信息数据;
所述的读取模块:读取向量、周期、边沿定位信息、驱动信息给向量波形生成模块、开关数据生成模块、驱动生成模块生成波形数据;
所述的向量波形生成模块:根据周期、边沿定位信息生成用于测量DUT功能的向量波形;
所述的开关数据生成模块:用于控制开、关、高阻状态;
所述的驱动生成模块:用于控制测量DUT所需要的不同电压电流;
所述的发送模块:将向量波形及开关信息按照时序通过Transmitter发送。
所述的向量信息为:用于给DUT功能测量的高、低的波形数据信息,此信息数据量较大存储在DDR3大容量存储单元。
所述的周期信息及边沿定位信息为:指给DUT的波形何时高何时低以及何时开何时关,具体分为:
T:一个驱动周期;
D0:一个T内,D0时刻驱动由高阻态转为正常状态;
D1:一个T内,D1时刻输出驱动数据开始;
D2:一个T内,D2时刻输出驱动数据停止;
D3:一个T内,D3时刻输出由正常到高阻态。
所述的驱动信息:用于DUT测试的不同电压电流。
一种集成电路测试仪的数字波形产生方法,其特征在于:包括以下步骤:
第一步:依次接收并存储上位机发送的向量信息、周期信息、边沿定位信息、驱动信息数据;
第二步:读取驱动数据,产生命令发给驱动芯片;
第三步:根据设置的发送器Transmitter速率(Rate)以及位宽设置向量波形生成模块、开关信息生成模块内FIFO存储器的位宽(N)及深度;
第四步:设置的速率Rate决定波形数据、以及开关数据的分辨率为1/Rate,一个N位宽的数据则代表N/Rate时间长度的数据,读取周期(T)以及边沿定位信息D1、D2,将一个周期数据分为T*Rate/N个数据顺序存入波形数据FIFO存储器;
第五步:发送器Transmitter速率(Rate)以及位宽设置相同,读取周期(T)以及边沿定位信息D0、D3,将一个周期的开关信息分为T*Rate/N个数据顺序存入开关数据FIFO存储器;
第六步:写入FIFO存储器的同时,按照流水线操作读取波形数据FIFO存储器、开关数据FIFO存储器,数据通过发送器Transmitter发给驱动数据。
本发明与最接近的现有技术相比有以下有益效果:
1、随着FPGA高速收发器的不断发展,例如Xilinx的Virtex UltraScale系列内部收发器速率可高达30Gb/s,采用本发明的方案处理可以产生分辨率几十ps的波形用于测试DUT;
2、现有技术一般采用ASIC或者可编程逻辑器件+外围高精度器件来产生。Asic不可编程并且从设计到投产使用的周期漫长,而采用可编程器件+外围器件,由于一般的集成电路测试仪动辄几百甚至上千通道,采用外围高精度器件来实现高分辨率波形的产生,势必会增加器件的数量,从而增加占用体积以及功耗,本方案只采用FPGA收发器可灵活编译,FPGA的收发器数量可高达几十甚至上百,使用本方案可有效减少设计周期、体积及设备功耗。
本发明采用高速收发器产生高精度波形的测试方法,可在减少开发时间和成本的前提下产生高速、高精度的波形用于测量DUT。
附图说明
图1为本发明系统的结构框图。
图2为本发明系统的运行流程框图。
具体实施方式
下面结合附图,对本发明作进一步详细地说明。
如图1所示,本发明提供了一种集成电路测试仪的数字波形测试系统,包括存储模块、读取模块、向量波形生成模块、开关数据生成模块、驱动生成模块、发送模块;
所述的存储模块:存储上位机发送的向量信息、周期信息、边沿定位信息、驱动信息数据;
所述的读取模块:读取向量、周期、边沿定位信息、驱动信息给向量波形生成模块、开关数据生成模块、驱动生成模块生成波形数据;
所述的向量波形生成模块:根据周期、边沿定位信息生成用于测量DUT功能的向量波形;
所述的开关数据生成模块:用于控制开、关、高阻状态;
所述的驱动生成模块:用于控制测量DUT所需要的不同电压电流;
所述的发送模块:将向量波形及开关信息按照时序通过Transmitter发送。
所述的向量信息为:用于给DUT功能测量的高、低的波形数据信息,此信息数据量较大存储在DDR3大容量存储单元。
所述的周期信息及边沿定位信息为:指给DUT的波形何时高何时低以及何时开何时关,具体分为:
T:一个驱动周期;
D0:一个T内,D0时刻驱动由高阻态转为正常状态;
D1:一个T内,D1时刻输出驱动数据开始;
D2:一个T内,D2时刻输出驱动数据停止;
D3:一个T内,D3时刻输出由正常到高阻态。
所述的驱动信息:用于DUT测试的不同电压电流。
如图2所示,本发明还提供了一种集成电路测试仪的数字波形产生方法,流程运行如下;
第一步:依次接收并存储上位机发送的向量信息、周期信息、边沿定位信息、驱动信息数据;
第二步:读取驱动数据,产生命令发给驱动芯片;
第三步:根据设置的发送器Transmitter速率(Rate)以及位宽设置向量波形生成模块、开关信息生成模块内FIFO存储器的位宽(N)及深度;
第四步:设置的速率Rate决定波形数据、以及开关数据的分辨率为1/Rate,一个N位宽的数据则代表N/Rate时间长度的数据,读取周期(T)以及边沿定位信息D1、D2,将一个周期数据分为T*Rate/N个数据顺序存入波形数据FIFO存储器;
第五步:发送器Transmitter速率(Rate)以及位宽设置相同,读取周期(T)以及边沿定位信息D0、D3,将一个周期的开关信息分为T*Rate/N个数据顺序存入开关数据FIFO存储器;
第六步:写入FIFO存储器的同时,按照流水线操作读取波形数据FIFO存储器、开关数据FIFO存储器,数据通过发送器Transmitter发给驱动数据。
以上所述仅为本发明的优选实施例而已,并不限制于本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的权利要求范围之内。
Claims (2)
1.一种集成电路测试仪的数字波形测试系统,其特征在于:包括存储模块、读取模块、向量波形生成模块、开关数据生成模块、驱动生成模块、发送模块;
所述的存储模块:存储上位机发送的向量信息、周期信息、边沿定位信息、驱动信息数据;
所述的读取模块:读取向量、周期、边沿定位信息、驱动信息给向量波形生成模块、开关数据生成模块、驱动生成模块生成波形数据;
所述的向量波形生成模块:根据周期、边沿定位信息生成用于测量DUT功能的向量波形;
所述的开关数据生成模块:用于控制开、关、高阻状态;
所述的驱动生成模块:用于控制测量DUT所需要的不同电压电流;
所述的发送模块:将向量波形及开关信息按照时序通过Transmitter发送。
所述的向量信息为:用于给DUT功能测量的高、低的波形数据信息,此信息数据量较大存储在DDR3大容量存储单元。
所述的周期信息及边沿定位信息为:指给DUT的波形何时高何时低以及何时开何时关,具体分为:
T:一个驱动周期;
D0:一个T内,D0时刻驱动由高阻态转为正常状态;
D1:一个T内,D1时刻输出驱动数据开始;
D2:一个T内,D2时刻输出驱动数据停止;
D3:一个T内,D3时刻输出由正常到高阻态。
所述的驱动信息:用于DUT测试的不同电压电流。
2.根据权利要求1所述测试系统的数字波形产生方法,其特征在于:包括以下步骤:
第一步:依次接收并存储上位机发送的向量信息、周期信息、边沿定位信息、驱动信息数据;
第二步:读取驱动数据,产生命令发给驱动芯片;
第三步:根据设置的发送器Transmitter速率Rate以及位宽设置向量波形生成模块、开关信息生成模块内FIFO存储器的位宽N及深度;
第四步:设置的速率Rate决定波形数据、以及开关数据的分辨率为1/Rate,一个N位宽的数据则代表N/Rate时间长度的数据,读取周期T以及边沿定位信息D1、D2,将一个周期数据分为T*Rate/N个数据顺序存入波形数据FIFO存储器;
第五步:发送器Transmitter速率Rate以及位宽设置相同,读取周期T以及边沿定位信息D0、D3,将一个周期的开关信息分为T*Rate/N个数据顺序存入开关数据FIFO存储器;
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