CN114624564A - 基于fpga的便携式芯片测试方法及装置 - Google Patents
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Abstract
本发明公开了一种基于FPGA的便携式芯片测试方法及装置，该方法的步骤包括：通过主控DSP单元的EMIF接口对FPGA单元内的控制寄存器写值进行初始化配置，配置为慢速扫描模式或实速测试模式；通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元内相应的FIFO中；测试控制器实时选中FIFO，使所有管脚测试码同步向待测DSP芯片输出；从待测DSP芯片中的输出端口读回测试响应，进行分析处理。该装置用来实施上述方法。本发明具有结构简单紧凑、操作简便、成本低、适用范围广等优点。
Description
技术领域
本发明主要涉及到芯片测试技术领域，特指一种基于FPGA的便携式芯片测试方法及装置。
背景技术
在芯片的设计与制造过程中，测试是至关重要的一个环节，尽可能正确地筛选出失效或半失效的芯片，能有效降低后续生产和维护成本。
目前，扫描测试(SCAN)是最常用的一种可测性设计技术，其使用扫描触发器替换原有的部分或全部普通D触发器构造扫描链，可以获取芯片内部的状态并输出(参见图1)。
扫描测试过程一般有三个阶段，扫描移位阶段(Shift in)，捕获阶段(Capture)和扫描输出阶段(Shift out)。而扫描测试又分为基于固定型故障的测试(stuck—at测试或慢速扫描测试)和基于时延故障的测试(实速测试)；两者的区别主要在捕获阶段，慢速扫描测试在捕获阶段使用的时钟是几十MHz的慢速扫描移位时钟，只使用一拍作为capture，而实速测试在捕获阶段使用的是芯片实际工作的几百MHz甚至上GHz高速时钟，需要两拍高速时钟脉冲作为launch和capture(参见图2)。
在目前的实际应用当中，芯片测试过程主要依赖自动测试设备(Auto TestEquipment，ATE)来实现，但ATE设备的价格普遍十分昂贵，体积庞大，且需要精确的设置和专业人员进行操作，测试成本较高。
FPGA芯片具有可编程可实现数据的获取和高速传输的功能，因此可以用来实现ATE测试机台的大部分功能，并能保证一定的精度。
当前对基于FPGA的芯片测试研究大多针对晶体管规模较小，管脚数目较少的芯片，或是借助FPGA对芯片进行功能性的测试，没有针对芯片生产过程中出现的缺陷和故障的FPGA便携式测试方法的研究。国外有研究利用基于FPGA的慢速扫描测试检测芯片固定故障但故障覆盖率以及成品率不高且未能实现实速测试以诊断芯片的时延故障。
发明内容
本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单紧凑、操作简便、成本低、适用范围广的基于FPGA的便携式芯片测试方法及装置。
为解决上述技术问题，本发明采用以下技术方案：
一种基于FPGA的便携式芯片测试方法，其步骤包括：
通过主控DSP单元的EMIF接口对FPGA单元内的控制寄存器写值进行初始化配置，配置为慢速扫描模式或实速测试模式；
通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元内相应的FIFO中；
测试控制器实时选中FIFO，使所有管脚测试码同步向待测DSP芯片输出；
从待测DSP芯片中的输出端口读回测试响应，进行分析处理。
作为本发明方法的进一步改进：所述慢速扫描测试的流程包括：
步骤S10：由工具链软件生成.wgl测试码文件，使用Python转码处理后按管脚保存为.bin文件；
步骤S20：开始测试，上位机通过网口TCP传输测试码.bin文件至主控DSP单元，存入其相连地DDR3中，通过主控DSP单元的EMIF接口对FPGA单元内的控制寄存器写值进行初始化配置，配置为慢速扫描模式；
步骤S30：通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元中相应的FIFO中；
步骤S40：对测试码进行解码，同时利用FIFO对数据进行并串转换；
步骤S50：测试控制器实时监控选中FIFO出口的空状态，一旦所有被选中输入管脚的测试码都就绪，同时将FIFO的读使能拉高，使所有管脚测试码同步向待测DSP芯片输出；
步骤S60：开始输入测试码的同时将回收响应FIFO的写使能拉高，从待测芯片钟的输出端口读回测试响应，串并转换后，通过EMIF接口被主控DSP单元取回到DDR内；
步骤S70：采用滑动窗口的方式将测试响应与标准结果进行比对，如果存在不一致，认为芯片存在固定故障，如果都一致，则认为芯片正常。
作为本发明方法的进一步改进：所述实速测试的流程包括：
步骤S100：由工具链软件生成.wgl测试码文件，使用Python转码处理后按管脚保存为.bin文件；
步骤S200：开始测试，上位机通过网口TCP传输测试码.bin文件至主控DSP单元，存入其相连地DDR3中，通过主控DSP单元的EMIF接口对FPGA内的控制寄存器写值进行初始化配置，配置为实速测试模式；
步骤S300：通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元中相应的FIFO中；
步骤S400：对测试码进行解码，同时利用FIFO对数据进行并串转换；
步骤S500：测试控制器实时监控选中FIFO出口的空状态，一旦所有被选中输入管脚的测试码都就绪，同时将这些FIFO的读使能拉高，使所有管脚测试码同步向待测DSP单元输出；
步骤S600：开始输入测试码的同时将回收响应FIFO的写使能拉高，从待测芯片钟的输出端口读回测试响应，串并转换后，通过EMIF接口被主控DSP单元取回到DDR内；
步骤S700：采用滑动窗口的方式将测试响应与标准结果进行比对，如果存在不一致，认为芯片存在时延故障，无法在当前工作频率下正常工作，如果都一致，则认为芯片正常。
本发明进一步提供一种基于FPGA的便携式芯片测试装置，其包括：
FPGA单元，将待测DSP芯片所有的扫描链输入输出端口、扫描控制端口以及实速测试相关端口与FPGA单元相连；
主控DSP单元，作为扫描测试全程的控制器，通过EMIF相关接口与FPGA单元相连，用来放置待测DSP芯片；
DDR单元，与主控DSP单元连接。
作为本发明装置的进一步改进：所述FPGA单元和主控DSP单元集成于测试平台主板卡上，两者通过各自的JTAG接口与电脑通讯。
作为本发明装置的进一步改进：所述DDR单元集成于测试平台主板卡上。
作为本发明装置的进一步改进：所述测试平台主板卡上连接了一块子板卡，所述子板卡上有一个塑封植球的芯片插座，用来放置待测DSP芯片。
作为本发明装置的进一步改进：所述测试平台主板卡带有SD卡槽、PCIE接口以及网口，作为测试码的来源。
作为本发明装置的进一步改进：所述FPGA单元包括：
接口模块，用来使主控DSP单元通过EMIF接口读写FPGA单元内部的数据通路以及配置寄存器；
数据通路，使用异步FIFO来存取测试数据和实现测试数据的高速传输以及测试数据的并串转换，每个FIFO对应一个待测DSP芯片的测试端口；
测试控制器，具有可被主控DSP单元修改的配置寄存器，包括控制当前测试所需输入端口的使能寄存器、收集测试响应通路的使能寄存器和选择当前测试模式的控制寄存器；输入输出管脚的使能寄存器控制选中当前测试所需管脚，测试模式的控制寄存器负责配置当前测试作为慢速扫描模式或是实速测试模式，部分管脚在两种模式下的信号特性不同需要区分；所述测试控制器用来实时监控当前测试所需端口对应的FIFO的空满情况，当所有端口的测试码就位后，保证同时开始按照测试时钟一起向待测DSP芯片的对应管脚传输；
时钟管理模块，用来负责测试过程中需要用到的时钟。
作为本发明装置的进一步改进：通过游程编码单元来实现测试数据的压缩，用以实现高压缩率并保证信号的完整性。
与现有技术相比，本发明的优点就在于：
本发明的基于FPGA的便携式芯片测试方法及装置，结构简单紧凑、操作简便、成本低、适用范围广，能够实现对芯片的慢速扫描测试以检测固定故障和实速测试以检测时延故障。采用本发明的技术方案，整个装置体积较小、便于携带，成本低且保证了测试精度，可以很好地运用于小批量芯片测试以及售后测试和维护测试中，大大降低芯片测试的成本。
附图说明
图1是传统扫描测试的原理示意图。
图2是传统扫描测试过程的原理示意图。
图3是本发明装置在具体应用实例中的拓扑结构原理示意图。
图4是本发明装置在具体应用实例中FPGA单元的拓扑结构原理示意图。
图5是本发明装置在具体应用实例中时钟管理模块三个时钟的波形示意图。
图6是本发明方法在具体应用实例中的流程示意图。
图7本发明方法在具体应用实例中慢速扫描模式的流程示意图。
图8是本发明方法在具体应用实例中实速测试模式的流程示意图。
具体实施方式
以下将结合说明书附图和具体实施例对本发明做进一步详细说明。
参见图6所示，本发明的一种基于FPGA的便携式芯片测试方法，步骤包括：
通过主控DSP单元的EMIF接口对FPGA单元内的控制寄存器写值进行初始化配置，配置为慢速扫描模式或实速测试模式；
通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元内相应的FIFO中；
测试控制器实时选中FIFO，使所有管脚测试码同步向待测DSP芯片输出；
从待测DSP芯片中的输出端口读回测试响应，进行分析处理。
参见图7所示，在具体应用实例中，所述慢速扫描测试的具体流程包括：
步骤S10：由工具链软件生成.wgl测试码文件，使用Python转码处理后按管脚保存为.bin文件。
步骤S20：开始测试，上位机通过网口TCP传输测试码.bin文件至主控DSP，存入其相连地DDR3中，通过主控DSP的EMIF接口对FPGA内的控制寄存器写值进行初始化配置，配置为慢速扫描模式。
步骤S30：通过主控DSP的EMIF接口将测试码按管脚写入FPGA中相应的FIFO中。
步骤S40：对测试码进行解码，同时利用FIFO对数据进行并串转换(32位转1位)。
步骤S50：测试控制器实时监控选中FIFO出口的空状态，一旦所有被选中输入管脚的测试码都就绪(即FIFO非空)，同时将这些FIFO的读使能拉高，使所有管脚测试码同步向待测DSP输出。
步骤S60：开始输入测试码的同时将回收响应FIFO的写使能拉高，从待测芯片钟的输出端口读回测试响应，串并转换(1位转32位)后，通过EMIF接口被主控DSP取回到DDR内。
步骤S70：采用滑动窗口的方式将测试响应与标准结果进行比对，如果存在不一致，认为芯片存在固定故障，如果都一致，则认为芯片正常。
参见图8所示，在具体应用实例中，所述实速测试的具体流程包括：
步骤S100：由工具链软件生成.wgl测试码文件，使用Python转码处理后按管脚保存为.bin文件。
步骤S200：开始测试，上位机通过网口TCP传输测试码.bin文件至主控DSP，存入其相连地DDR3中，通过主控DSP的EMIF接口对FPGA内的控制寄存器写值进行初始化配置，配置为实速测试模式。
步骤S300：通过主控DSP的EMIF接口将测试码按管脚写入FPGA中相应的FIFO中。
步骤S400：对测试码进行解码，同时利用FIFO对数据进行并串转换(32位转1位)。
步骤S500：测试控制器实时监控选中FIFO出口的空状态，一旦所有被选中输入管脚的测试码都就绪(即FIFO非空)，同时将这些FIFO的读使能拉高，使所有管脚测试码同步向待测DSP输出。
步骤S600：开始输入测试码的同时将回收响应FIFO的写使能拉高，从待测芯片钟的输出端口读回测试响应，串并转换(1位转32位)后，通过EMIF接口被主控DSP取回到DDR内。
步骤S700：采用滑动窗口的方式将测试响应与标准结果进行比对，如果存在不一致，认为芯片存在时延故障，无法在当前工作频率下正常工作，如果都一致，则认为芯片正常。
如图3所示，本发明的基于FPGA的便携式芯片测试装置，包括：
FPGA单元，根据待测芯片可测性设计(DFT)，将待测DSP芯片所有的扫描链输入输出端口、扫描控制端口以及实速测试相关端口与FPGA单元相连。
主控DSP单元，作为扫描测试全程的控制器，通过EMIF相关接口与FPGA单元相连，用来放置待测DSP芯片；
DDR单元，与主控DSP单元连接。
在具体应用实例中，所述FPGA单元和主控DSP单元集成于测试平台主板卡上，两者通过各自的JTAG接口与电脑通讯。如本实例中采用集成了Xilinx Kintex-7系列FPGA和一颗主控DSP的开发板作为测试平台主板卡。
进一步，DDR单元也集成于测试平台主板卡上，如本实例中设置与主控DSP连接的总大小为2GB的DDR单元。
进一步，在具体应用实例中，测试平台主板卡上连接了一块子板卡，所述子板卡上有一个塑封植球的芯片插座，用来放置待测DSP芯片。
进一步，在较佳实例中，测试平台主板卡还带有SD卡槽、PCIE接口以及网口，都可以作为测试码的来源，参见图3。
参见图3和图4，在具体应用实例中，FPGA单元内Verilog硬件设计包括：
接口模块，用来使主控DSP单元可以通过EMIF接口读写FPGA单元内部的数据通路以及配置寄存器，使用主控DSP单元的地址线中的6位DSPM[23:18]进行分路选择，如下表1：
表1
| DSPM_EMIFA[23:18] | 6'b000000 | 6'b000001 | 6'b000010 | 6'b000011 | 6'b000100 | …… |
| 对应待测芯片端口 | EMIFD00 | EMIFD01 | EMIFD02 | EMIFD03 | EMIFD04 | …… |
数据通路，使用异步FIFO来存取测试数据和实现测试数据的高速传输以及测试数据的并串转换，每个FIFO对应一个待测DSP芯片的测试端口。主控DSP单元通过EMIF接口与FPGA单元完成通讯，主时钟为100MHz，有32位数据线，最高数据传输率约为400MB/s。
测试控制器，具有可被主控DSP单元修改的配置寄存器，包括控制当前测试所需输入端口的使能寄存器、收集测试响应通路的使能寄存器和选择当前测试模式的控制寄存器。输入输出管脚的使能寄存器控制选中当前测试所需管脚，测试模式的控制寄存器负责配置当前测试作为慢速扫描模式或是实速测试模式，部分管脚在两种模式下的信号特性不同需要区分。所述测试控制器用来实时监控当前测试所需端口对应的FIFO的空满情况，当所有端口的测试码就位后，保证同时开始按照测试时钟一起向待测DSP芯片的对应管脚传输。
时钟管理模块，用来负责测试过程中需要用到的时钟。25MHz的时钟作为FIFO的读时钟，同时也生成一个占空比为25％的测试时钟DFT_TEST_CLK输入待测芯片作为测试时钟。进一步，为保证时钟和数据的同步，DFT_TEST_CLK管脚的信号由测试码和测试时钟相与产生。为了正确采样到输出，本发明根据输出的信号特性生成一个采样时钟PROBE CLK。三个时钟的波形见图5。进一步，本发明还给待测DSP提供一个主时钟，当工作频率为1GHz，内部PLL倍频为40时，待测DSP芯片主时钟为25MHz。
进一步，本发明使用游程编码单元(RLE)来实现测试数据的压缩，用以实现较高压缩率并保证信号的完整性，且具有较低的电路代价，用来减少数据传输量，减轻主控DSP单元与FPGA单元间的传输压力。游程编码是“变长-定长”的编码方式，3位游程编码表见下表2，可见游程编码对0所占数目较多的测试码拥有更好的压缩效果。
表2. 3位游程编码表
进一步，本发明对FIFO设置读写计数，提供纠错机制，防止测试码传输出错。
以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。
Claims (10)
1.一种基于FPGA的便携式芯片测试方法，其特征在于，步骤包括：
通过主控DSP单元的EMIF接口对FPGA单元内的控制寄存器写值进行初始化配置，配置为慢速扫描模式或实速测试模式；
通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元内相应的FIFO中；
测试控制器实时选中FIFO，使所有管脚测试码同步向待测DSP芯片输出；
从待测DSP芯片中的输出端口读回测试响应，进行分析处理。
2.根据权利要求1所述的基于FPGA的便携式芯片测试方法，其特征在于，所述慢速扫描模式的流程包括：
步骤S10：由工具链软件生成.wgl测试码文件，使用Python转码处理后按管脚保存为.bin文件；
步骤S20：开始测试，上位机通过网口TCP传输测试码.bin文件至主控DSP单元，存入其相连地DDR3中，通过主控DSP单元的EMIF接口对FPGA单元内的控制寄存器写值进行初始化配置，配置为慢速扫描模式；
步骤S30：通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元中相应的FIFO中；
步骤S40：对测试码进行解码，同时利用FIFO对数据进行并串转换；
步骤S50：测试控制器实时监控选中FIFO出口的空状态，一旦所有被选中输入管脚的测试码都就绪，同时将FIFO的读使能拉高，使所有管脚测试码同步向待测DSP芯片输出；
步骤S60：开始输入测试码的同时将回收响应FIFO的写使能拉高，从待测芯片钟的输出端口读回测试响应，串并转换后，通过EMIF接口被主控DSP单元取回到DDR内；
步骤S70：采用滑动窗口的方式将测试响应与标准结果进行比对，如果存在不一致，认为芯片存在固定故障，如果都一致，则认为芯片正常。
3.根据权利要求1所述的基于FPGA的便携式芯片测试方法，其特征在于，所述实速测试模式的流程包括：
步骤S100：由工具链软件生成.wgl测试码文件，使用Python转码处理后按管脚保存为.bin文件；
步骤S200：开始测试，上位机通过网口TCP传输测试码.bin文件至主控DSP单元，存入其相连地DDR3中，通过主控DSP单元的EMIF接口对FPGA内的控制寄存器写值进行初始化配置，配置为实速测试模式；
步骤S300：通过主控DSP单元的EMIF接口将测试码按管脚写入FPGA单元中相应的FIFO中；
步骤S400：对测试码进行解码，同时利用FIFO对数据进行并串转换；
步骤S500：测试控制器实时监控选中FIFO出口的空状态，一旦所有被选中输入管脚的测试码都就绪，同时将这些FIFO的读使能拉高，使所有管脚测试码同步向待测DSP单元输出；
步骤S600：开始输入测试码的同时将回收响应FIFO的写使能拉高，从待测芯片钟的输出端口读回测试响应，串并转换后，通过EMIF接口被主控DSP单元取回到DDR内；
步骤S700：采用滑动窗口的方式将测试响应与标准结果进行比对，如果存在不一致，认为芯片存在时延故障，无法在当前工作频率下正常工作，如果都一致，则认为芯片正常。
4.一种基于FPGA的便携式芯片测试装置，其特征在于，包括：
FPGA单元，将待测DSP芯片所有的扫描链输入输出端口、扫描控制端口以及实速测试相关端口与FPGA单元相连；
主控DSP单元，作为扫描测试全程的控制器，通过EMIF相关接口与FPGA单元相连，用来放置待测DSP芯片；
DDR单元，与主控DSP单元连接。
5.根据权利要求4所述的基于FPGA的便携式芯片测试装置，其特征在于，所述FPGA单元和主控DSP单元集成于测试平台主板卡上，两者通过各自的JTAG接口与电脑通讯。
6.根据权利要求5所述的基于FPGA的便携式芯片测试装置，其特征在于，所述DDR单元集成于测试平台主板卡上。
7.根据权利要求4-6中任意一项所述的基于FPGA的基于FPGA的便携式芯片测试装置，其特征在于，所述测试平台主板卡上连接了一块子板卡，所述子板卡上有一个塑封植球的芯片插座，用来放置待测DSP芯片。
8.根据权利要求7所述的基于FPGA的便携式芯片测试装置，其特征在于，所述测试平台主板卡带有SD卡槽、PCIE接口以及网口，作为测试码的来源。
9.根据权利要求4-6中任意一项所述的基于FPGA的便携式芯片测试装置，其特征在于，所述FPGA单元包括：
接口模块，用来使主控DSP单元通过EMIF接口读写FPGA单元内部的数据通路以及配置寄存器；
数据通路，使用异步FIFO来存取测试数据和实现测试数据的高速传输以及测试数据的并串转换，每个FIFO对应一个待测DSP芯片的测试端口；
测试控制器，具有可被主控DSP单元修改的配置寄存器，包括控制当前测试所需输入端口的使能寄存器、收集测试响应通路的使能寄存器和选择当前测试模式的控制寄存器；输入输出管脚的使能寄存器控制选中当前测试所需管脚，测试模式的控制寄存器负责配置当前测试作为慢速扫描模式或是实速测试模式，部分管脚在两种模式下的信号特性不同需要区分；所述测试控制器用来实时监控当前测试所需端口对应的FIFO的空满情况，当所有端口的测试码就位后，保证同时开始按照测试时钟一起向待测DSP芯片的对应管脚传输；
时钟管理模块，用来负责测试过程中需要用到的时钟。
10.根据权利要求9所述的基于FPGA的便携式芯片测试装置，其特征在于，通过游程编码单元来实现测试数据的压缩，用以实现高压缩率并保证信号的完整性。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210042897.9A CN114624564A (zh) | 2022-01-14 | 2022-01-14 | 基于fpga的便携式芯片测试方法及装置 |
Applications Claiming Priority (1)
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| CN202210042897.9A CN114624564A (zh) | 2022-01-14 | 2022-01-14 | 基于fpga的便携式芯片测试方法及装置 |
Publications (1)
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Family Applications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115983170A (zh) * | 2023-03-17 | 2023-04-18 | 中国人民解放军国防科技大学 | 极大规模集成电路的超前后仿真方法、装置及设备 |
| CN116132666A (zh) * | 2023-04-13 | 2023-05-16 | 四川赛狄信息技术股份公司 | 一种基于fpga的视频图像处理方法及系统 |
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2022
- 2022-01-14 CN CN202210042897.9A patent/CN114624564A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115983170A (zh) * | 2023-03-17 | 2023-04-18 | 中国人民解放军国防科技大学 | 极大规模集成电路的超前后仿真方法、装置及设备 |
| CN115983170B (zh) * | 2023-03-17 | 2023-06-16 | 中国人民解放军国防科技大学 | 极大规模集成电路的超前后仿真方法、装置及设备 |
| CN116132666A (zh) * | 2023-04-13 | 2023-05-16 | 四川赛狄信息技术股份公司 | 一种基于fpga的视频图像处理方法及系统 |
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