CN108122959A - 多晶硅高阻的制作方法 - Google Patents
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Abstract
本发明提供了一种多晶硅高阻的制作方法，包括：在具有预设厚度的多晶硅层进行掺杂，以形成轻掺杂多晶硅上层和非掺杂多晶硅下层；在所述轻掺杂多晶硅上层表面形成二氧化硅阻挡层；对所述二氧化硅阻挡层和所述轻掺杂多晶硅上层进行刻蚀，以将多晶硅高阻区域刻蚀出来；在所述多晶硅高阻区域的周围形成氮化硅侧墙；利用所述氮化硅侧墙和所述二氧化硅阻挡层的阻挡，对所述非掺杂多晶硅下层进行重掺杂，以在所述多晶硅高阻区域的侧下方形成重掺杂多晶硅区域；通过刻蚀将所述重掺杂多晶硅区域和所述多晶硅高阻区域相互隔离。
Description
【技术领域】
本发明涉及半导体芯片制造技术领域，特别地，涉及一种多晶硅高阻的制作方法。
【背景技术】
在半导体芯片的制作过程中，有时需要在半导体芯片内部形成多晶硅高阻。常规的多晶硅高阻的制作方法是，现在半导体衬底形成一个轻掺杂的多晶硅层，然后在待形成多晶硅高阻的区域利用二氧化硅作为阻挡层，将其他区域的多晶硅层进行重掺杂处理来形成重掺杂多晶硅区域和轻掺杂多晶硅区域，最后再通过刻蚀将所述重掺杂多晶硅区域和所述轻掺杂多晶硅区域进行隔离，其中所述轻掺杂多晶硅区域便可以作为多晶硅高阻。
然而，采用上述多晶硅高阻的制作方法，在进行重掺杂处理时，所述重掺杂多晶硅区域的离子可能会在高温下扩散到所述轻掺杂多晶硅区域，从而造成所述轻掺杂多晶硅区域的电阻值波动较大。因此，采用上述方法制作而成的多晶硅高阻容易受到扩散离子影响而导致电阻精度不高。
有鉴于此，有必要提供一种多晶硅高阻的制作方法，以解决现有技术存在的上述问题。
【发明内容】
本发明的其中一个目的在于为解决上述问题而提供一种多晶硅高阻的制作方法。
本发明提供的多晶硅高阻的制作方法，包括：在具有预设厚度的多晶硅层进行掺杂，以形成轻掺杂多晶硅上层和非掺杂多晶硅下层；在所述轻掺杂多晶硅上层表面形成二氧化硅阻挡层；对所述二氧化硅阻挡层和所述轻掺杂多晶硅上层进行刻蚀，以将多晶硅高阻区域刻蚀出来；在所述多晶硅高阻区域的周围形成氮化硅侧墙；利用所述氮化硅侧墙和所述二氧化硅阻挡层的阻挡，对所述非掺杂多晶硅下层进行重掺杂，以在所述多晶硅高阻区域的侧下方形成重掺杂多晶硅区域；通过刻蚀将所述重掺杂多晶硅区域和所述多晶硅高阻区域相互隔离。
作为在本发明提供的多晶硅高阻的制作方法的一种改进，在一种优选实施例中，还包括：在硅衬底表面形成二氧化硅底层；在所述二氧化硅底层表面形成具有所述预设厚度的多晶硅层。
作为在本发明提供的多晶硅高阻的制作方法的一种改进，在一种优选实施例中，所述多晶硅层的厚度为0.1微米至2.0微米。
作为在本发明提供的多晶硅高阻的制作方法的一种改进，在一种优选实施例中，所述多晶硅层的掺杂采用砷离子在所述多晶硅层的上半部分进行离子注入处理，且所述多晶硅层的下半部分不进行砷离子注入，从而使得所述多晶硅层的上半部分和下半部分分别形成所述轻掺杂多晶硅上层和所述非掺杂多晶硅下层。
作为在本发明提供的多晶硅高阻的制作方法的一种改进，在一种优选实施例中，所述砷离子的注入剂量是1.0E11～1.0E14个/平方厘米，且注入能量为20～200KEV。
作为在本发明提供的多晶硅高阻的制作方法的一种改进，在一种优选实施例中，所述轻掺杂多晶硅上层的刻蚀过程中，多晶硅刻蚀深度大于所述轻掺杂多晶硅上层的厚度，但小于整个多晶硅层的厚度，以使得所述非掺杂多晶硅下层被部分刻蚀而在所述多晶硅高阻区域底部形成非掺杂多晶硅突起。
作为在本发明提供的多晶硅高阻的制作方法的一种改进，在一种优选实施例中，在所述多晶硅高阻区域的周围形成氮化硅侧墙的步骤包括：在所述二氧化硅阻挡层和所述多晶硅高阻区域覆盖氮化硅层；对所述氮化硅层进行刻蚀来在所述多晶硅高阻区域的周围形成氮化硅侧墙。
作为在本发明提供的多晶硅高阻的制作方法的一种改进，在一种优选实施例中，所述氮化硅层形成之后覆盖经过刻蚀的二氧化硅阻挡层和所述轻掺杂多晶硅上层刻蚀形成的多晶硅高阻区域，并且同时覆盖所述非掺杂多晶硅下层主体以及所述多晶硅高阻区域底部的非掺杂多晶硅突起。
作为在本发明提供的多晶硅高阻的制作方法的一种改进，在一种优选实施例中，所述重掺杂多晶硅区域采用在炉管中采用三氯氧磷进行重掺杂处理。
作为在本发明提供的多晶硅高阻的制作方法的一种改进，在一种优选实施例中，还包括：在所述重掺杂多晶硅区域形成之后，去除所述二氧化硅阻挡层和所述氮化硅侧墙。
相较于现有技术，本发明提供的多晶硅高阻制作方法通过将多晶硅层加厚并形成轻掺杂多晶硅上层和非掺杂多晶硅下层，然后将轻掺杂多晶硅上层蚀刻为多晶硅高阻并在所述多晶硅高阻区域形成侧墙，再利用所述侧墙的阻挡对所述非掺杂多晶硅下层进行重掺杂来形成重掺杂多晶硅区域。由于所述重掺杂多晶硅区域位于所述多晶硅高阻不在同一层，且二者之间由于所述侧墙的阻挡而具有过渡区域，因此所述多晶硅高阻不容易受到重掺杂多晶硅区域的离子扩散影响，从而保证所述多晶硅高阻的精度。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本发明提供的多晶硅高阻的制作方法一种实施例的流程示意图；
图2-是图11所示的多晶硅高阻的制作方法各个工艺步骤的示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为解决现有技术的多晶硅高阻容易受到重掺杂多晶硅区域的扩散离子影响而存在电阻精度不高的问题，本发明提供的多晶硅高阻制作方法通过将多晶硅层加厚并形成轻掺杂多晶硅上层和非掺杂多晶硅下层，然后将轻掺杂多晶硅上层蚀刻为多晶硅高阻并在所述多晶硅高阻区域形成侧墙，再利用所述侧墙的阻挡对所述非掺杂多晶硅下层进行重掺杂来形成重掺杂多晶硅区域。由于所述重掺杂多晶硅区域位于所述多晶硅高阻不在同一层，且二者之间由于所述侧墙的阻挡而具有过渡区域，因此所述多晶硅高阻不容易受到重掺杂多晶硅区域的离子扩散影响，从而保证所述多晶硅高阻的精度。
请参阅图2，其为本发明提供的多晶硅高阻的制作方法一种实施例的流程示意图。所述多晶硅高阻的制作方法可以用于在半导体芯片内部形成多晶硅高阻，具体地，所述多晶硅高阻的制作方法主要包括以下步骤：
步骤S1，在硅衬底表面形成二氧化硅底层；
具体地，所述二氧化硅底层即是如图2所示的二氧化硅层1，其可以具有较小的厚度，且所述二氧化硅底层整体覆盖在所述硅衬底的表面。
步骤S2，在所述二氧化硅底层表面形成具有预设厚度的多晶硅层；
具体地，如图3所示，所述多晶硅层的厚度需要满足预设的要求，即其相较于常规做法具有较大的厚度，比如，在本实施例中，所述多晶硅层可以是在温度为400-1000℃的条件下生长而成，且其厚度可以为0.1微米至2.0微米。需要注意的是，在步骤S2中，所述二氧化硅底层表面覆盖的多晶硅层是未经过掺杂处理的。
步骤S3，对所述多晶硅层进行掺杂，以形成轻掺杂多晶硅上层和非掺杂多晶硅下层；
具体地，在步骤S3中，可以采用离子注入的方式对所述多晶硅层的上半部分进行掺杂处理，其中注入离子可以是砷离子，在具体实施例中，所述砷离子的注入剂量可以是1.0E11～1.0E14个/平方厘米，且注入能量可以为20～200KEV。如图4所示，经过步骤S3的掺杂处理之后，所述多晶硅层的上半部分和下半部分可分别形成轻掺杂多晶硅上层和非掺杂多晶硅下层。
步骤S4，在所述轻掺杂多晶硅上层表面形成二氧化硅阻挡层；
具体地，请参阅图5，在步骤S4中，所述二氧化硅阻挡层(即图4所示的二氧化硅层2)可以直接在所述轻掺杂多晶硅上层的表面生长而成。在本实施例中，所述二氧化硅阻挡层可以是在温度为200-800℃的条件下生长而成，且其厚度可以为0.05微米至1.00微米。
步骤S5，对所述二氧化硅阻挡层和所述轻掺杂多晶硅上层进行刻蚀，来将多晶硅高阻区域刻蚀出来；
具体地，请参阅图6，在步骤S5中，在所述二氧化硅阻挡层形成之后，可以对所述二氧化硅阻挡层和所述轻掺杂多晶硅上层进行刻蚀处理，其中在所述轻掺杂多晶硅上层的刻蚀过程中，除了预先设计的多晶硅高阻区域以及其上方的二氧化硅阻挡层被保留以外，其他区域的轻掺杂多晶硅上层连同上述区域上方的二氧化硅阻挡层将被刻蚀掉。另一方面，在步骤S5中，上述刻蚀处理中，多晶硅的刻蚀深度优选地大于所述轻掺杂多晶硅上层的厚度，但小于整个多晶硅层的厚度。因此，在所述轻掺杂多晶硅上层的刻蚀过程中，所述非掺杂多晶硅下层也被部分刻蚀，从而使得所述非掺杂多晶硅下层在所述多晶硅高阻区域底部形成非掺杂多晶硅突起。
步骤S6，在所述二氧化硅阻挡层和所述多晶硅高阻区域覆盖氮化硅层；
具体地，在所述轻掺杂多晶硅上层刻蚀并形成所述多晶硅高阻区域之后，可以在器件表面进行氮化硅层生长；在本实施例中，所述氮化硅层可以是在温度为400-1100℃的条件下生长而成，且其厚度可以为0.05微米至1.00微米。所述氮化硅层形成之后，将覆盖刻蚀之后的所述二氧化硅阻挡层和所述轻掺杂多晶硅上层刻蚀形成的多晶硅高阻区域，并且，所述氮化硅层还同时覆盖所述非掺杂多晶硅下层主体以及所述多晶硅高阻区域底部的非掺杂多晶硅突起。
步骤S7，对所述氮化硅层进行刻蚀来在所述多晶硅高阻区域的周围形成氮化硅侧墙；
具体地，请参阅图8，在步骤S7中，所述氮化硅层可以采用干法刻蚀方式进行刻蚀处理，且在所述干法刻蚀过程中，所述二氧化硅阻挡层表面的氮化硅层以及所述非掺杂多晶硅下层主体表面的氮化硅层将被去除掉，而仅有所述二氧化硅阻挡层、所述多晶硅高阻区域以及所述非掺杂多晶硅突起周围的氮化硅层被保留，从而形成包围所述多晶硅高阻区域的氮化硅侧墙。
步骤S8，利用所述氮化硅侧墙和所述二氧化硅阻挡层的阻挡，对所述非掺杂多晶硅下层进行重掺杂，以在所述多晶硅高阻区域的侧下方形成重掺杂多晶硅区域；
具体地，请参阅图9，在步骤S8中，所述非掺杂多晶硅下层可以在炉管中采用三氯氧磷进行重掺杂处理，其中所述炉管温度可以为500-1000℃。在上述重掺杂的过程中，所述多晶硅高阻区域由于有所述氮化硅侧墙和所述二氧化硅阻挡层的阻挡，因此三氯氧磷无法通过所述氮化硅侧墙进入所述多晶硅高阻区域。并且，由于所述多晶硅高阻区域位于所述重掺杂多晶硅区域的侧上方，且在所述多晶硅高阻区域和所述重掺杂多晶硅区域之间由于所述非掺杂多晶硅突起的存在而具有一个非掺杂过渡区域，因此所述重掺杂多晶硅区域的三氯氧磷难以通过所述非掺杂过渡区域横向扩散到所述多晶硅高阻区域；即使存在少量的横向扩散，其对所述多晶硅高阻区域的电阻值影响也是非常小的。
步骤S9，去除所述二氧化硅阻挡层和所述氮化硅侧墙；
具体地，如图10所示，在步骤S9中，所述二氧化硅阻挡层和所述氮化硅侧墙可以通过湿法腐蚀的方式进行去除。
步骤S10，通过刻蚀将所述重掺杂多晶硅区域和所述多晶硅高阻区域相互隔离；
具体地，在步骤S10中，如图11所示，所述轻掺杂的多晶硅高阻区域和其侧下方的重掺杂多晶硅区域之间的不掺杂过渡区域可以通过干法刻蚀的方式进行刻蚀处理，从而使得所述多晶硅高阻区域连同其下方的非掺杂多晶硅区域与所述重掺杂多晶硅区域相互物理隔离。
综上所述，本发明提供的多晶硅高阻制作方法跟常规制作方法相比较，具有以下几个改进点：
第一，所述多晶硅层被整体架构以便后续步骤可以形成轻掺杂多晶硅上层和非掺杂多晶硅下层；
第二，所述轻掺杂多晶硅上层采用砷离子代替磷或者硼离子进行注入来形成多晶硅高阻区，因为砷离子很难扩散开，这就使得所述多晶硅高阻区域仅仅形成在所述多晶硅层的上半部分而形成所述轻掺杂多晶硅上层，而不是穿透整个多晶硅层，因此其下方仍然存在非掺杂多晶硅下层。
第三，在对所述二氧化硅阻挡层进行刻蚀后之后，继续刻蚀所述轻掺杂多晶硅上层并对刻蚀深度进行控制，使得所述非掺杂多晶硅下层也被部分刻蚀，从而形成非掺杂多晶硅突起，即在所述多晶硅层表面形成台阶落差。
第四，在所述多晶硅层刻蚀出所述台阶之后，通过氮化硅层生长和刻蚀，在所述多晶硅层的台阶形成侧墙。
第五，所述重掺杂多晶硅区域采用三氯氧磷进行炉管掺杂，上述掺杂方式可以降低整体制作成本；
第六，由于所述重掺杂多晶硅区域与轻掺杂的多晶硅高阻区域的由于纵向距离的存在其实际距离被拉远了，因此所述重掺杂多晶硅区域的离子难以扩散并影响到所述轻掺杂的多晶硅高阻区域，因此多晶硅高阻区域的电阻值精度就得到提升。
相较于现有技术，本发明提供的多晶硅高阻制作方法通过将多晶硅层加厚并形成轻掺杂多晶硅上层和非掺杂多晶硅下层，然后将轻掺杂多晶硅上层蚀刻为多晶硅高阻并在所述多晶硅高阻区域形成侧墙，再利用所述侧墙的阻挡对所述非掺杂多晶硅下层进行重掺杂来形成重掺杂多晶硅区域。由于所述重掺杂多晶硅区域位于所述多晶硅高阻不在同一层，且二者之间由于所述侧墙的阻挡而具有过渡区域，因此所述多晶硅高阻不容易受到重掺杂多晶硅区域的离子扩散影响，从而保证所述多晶硅高阻的精度。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (10)
1.一种多晶硅高阻的制作方法，其特征在于，包括：
在具有预设厚度的多晶硅层进行掺杂，以形成轻掺杂多晶硅上层和非掺杂多晶硅下层；
在所述轻掺杂多晶硅上层表面形成二氧化硅阻挡层；
对所述二氧化硅阻挡层和所述轻掺杂多晶硅上层进行刻蚀，以将多晶硅高阻区域刻蚀出来；
在所述多晶硅高阻区域的周围形成氮化硅侧墙；
利用所述氮化硅侧墙和所述二氧化硅阻挡层的阻挡，对所述非掺杂多晶硅下层进行重掺杂，以在所述多晶硅高阻区域的侧下方形成重掺杂多晶硅区域；
通过刻蚀将所述重掺杂多晶硅区域和所述多晶硅高阻区域相互隔离。
2.根据权利要求1所述的方法，其特征在于，还包括：
在硅衬底表面形成二氧化硅底层；
在所述二氧化硅底层表面形成具有所述预设厚度的多晶硅层。
3.根据权利要求2所述的方法，其特征在于，所述多晶硅层的厚度为0.1微米至2.0微米。
4.根据权利要求1所述的方法，其特征在于，所述多晶硅层的掺杂采用砷离子在所述多晶硅层的上半部分进行离子注入处理，且所述多晶硅层的下半部分不进行砷离子注入，从而使得所述多晶硅层的上半部分和下半部分分别形成所述轻掺杂多晶硅上层和所述非掺杂多晶硅下层。
5.根据权利要求1所述的方法，其特征在于，所述砷离子的注入剂量是1.0E11～1.0E14个/平方厘米，且注入能量为20～200KEV。
6.根据权利要求1所述的方法，其特征在于，所述轻掺杂多晶硅上层的刻蚀过程中，多晶硅刻蚀深度大于所述轻掺杂多晶硅上层的厚度，但小于整个多晶硅层的厚度，以使得所述非掺杂多晶硅下层被部分刻蚀而在所述多晶硅高阻区域底部形成非掺杂多晶硅突起。
7.根据权利要求6所述的方法，其特征在于，在所述多晶硅高阻区域的周围形成氮化硅侧墙的步骤包括：
在所述二氧化硅阻挡层和所述多晶硅高阻区域覆盖氮化硅层；
对所述氮化硅层进行刻蚀来在所述多晶硅高阻区域的周围形成氮化硅侧墙。
8.根据权利要求7所述的方法，其特征在于，所述氮化硅层形成之后覆盖经过刻蚀的二氧化硅阻挡层和所述轻掺杂多晶硅上层刻蚀形成的多晶硅高阻区域，并且同时覆盖所述非掺杂多晶硅下层主体以及所述多晶硅高阻区域底部的非掺杂多晶硅突起。
9.根据权利要求8所述的方法，其特征在于，所述重掺杂多晶硅区域采用在炉管中采用三氯氧磷进行重掺杂处理。
10.根据权利要求9所述的方法，其特征在于，还包括：在所述重掺杂多晶硅区域形成之后，去除所述二氧化硅阻挡层和所述氮化硅侧墙。
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|---|---|---|---|---|
| US6340833B1 (en) * | 1998-09-14 | 2002-01-22 | Taiwan Semiconductor Manufacturing Company | Integrated circuit polysilicon resistor having a silicide extension to achieve 100 % metal shielding from hydrogen intrusion |
| CN1855528A (zh) * | 2005-04-27 | 2006-11-01 | 上海华虹Nec电子有限公司 | 多晶硅－绝缘层－多晶硅电容和高阻多晶硅器件及制作方法 |
| CN1964019A (zh) * | 2005-11-10 | 2007-05-16 | 上海华虹Nec电子有限公司 | 高压集成电路中制作高阻值多晶硅电阻的方法 |
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