CN108109991A - 用于翘曲改进的隔室屏蔽 - Google Patents

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Abstract

本发明提供一种半导体设备封装，其包括衬底、第一组件、第二组件、封装体和导电材料。所述衬底具有表面。所述第一组件是在所述衬底的所述表面上。所述第二组件是在所述衬底的所述表面上。所述封装体包括第一部分、第二部分和第三部分。所述第一部分囊封所述第一组件且具有侧表面。所述第二部分囊封所述第二组件且具有侧表面。所述第三部分连接所述第一部分与所述第二部分且具有顶部表面。所述第一部分的所述侧表面、所述第二部分的所述侧表面和所述第三部分的所述顶部表面界定将所述第一部分的所述侧表面与所述第二部分的所述侧表面分离的空间。所述导电材料安置于所述空间中。

Description

用于翘曲改进的隔室屏蔽
技术领域
本发明大体上涉及隔室屏蔽。更具体地说，本发明涉及用于半导体设备封装的翘曲改进的隔室屏蔽。
背景技术
持续存在对电子产品，且尤其是移动电话和可穿戴式电子元件的小型化、重量减少、性能改进、可靠性改进和成本降低的需求。
电磁(EM)辐射可防止设备正确地起作用。这称为电磁干扰(EMI)。已开发针对印刷电路板(PCB)的隔室屏蔽以屏蔽PCB的部分免受源头处的电磁辐射，而非屏蔽设备的所有组件或整个外壳/罩壳免受EMI。
发明内容
在一些实施例中，一种半导体设备封装包括衬底、第一组件、第二组件、封装体和导电材料。所述衬底具有表面。所述第一组件是在所述衬底的所述表面上。所述第二组件是在所述衬底的所述表面上。所述封装体包括第一部分、第二部分和第三部分。所述第一部分囊封所述第一组件且具有侧表面。所述第二部分囊封所述第二组件且具有侧表面。所述第三部分连接所述第一部分与所述第二部分且具有顶部表面。所述第一部分的所述侧表面、所述第二部分的所述侧表面和所述第三部分的所述顶部表面界定将所述第一部分的所述侧表面与所述第二部分的所述侧表面分离的空间。所述导电材料安置于所述空间中。
在一些实施例中，一种半导体设备封装包括衬底、第一封装体、第二封装体、第三封装体和导电材料。所述衬底具有表面。所述第一封装体覆盖所述衬底的所述表面的第一部分。所述第二封装体覆盖所述衬底的所述表面的第二部分。所述第一封装体和所述第二封装体界定将所述第一封装体与所述第二封装体分离的沟槽。所述第三封装体介于所述沟槽与所述衬底的所述表面之间。所述导电材料安置于所述沟槽中。所述第三封装体将所述第一封装体连接到所述第二封装体。
在一些实施例中，一种制造半导体设备封装的方法包括：提供具有表面的衬底；在所述衬底的所述表面上安置第一组件和第二组件；形成囊封所述第一组件、所述第二组件和所述衬底的所述表面的封装体；移除所述封装体的一部分，以在所述第一组件与所述第二组件之间形成沟槽，并保留所述封装体的在所述沟槽下面的另一部分；以及将导电材料填充到所述沟槽中。
在一些实施例中，一种制造半导体设备封装的方法包括：提供具有表面的衬底；在所述衬底的所述表面上安置第一组件和第二组件；形成囊封所述第一组件、所述第二组件和所述衬底的所述表面的第一封装体；在所述第一封装体上形成经图案化导电层；形成囊封所述第一封装体和所述经图案化导电层的第二封装体；移除所述第二封装体和所述第一封装体的一部分，以形成暴露所述经图案化导电层和所述衬底的所述表面的沟槽；以及将导电材料填充到所述沟槽中。
附图说明
图1说明根据本发明的一些实施例的半导体设备封装的俯视图；
图2说明图1中示出的半导体设备封装的横截面图；
图3说明图1中示出的半导体设备封装的另一横截面图；
图4说明图1中示出的半导体设备封装的另一横截面图；
图5说明根据本发明的一些实施例的半导体设备封装的横截面图；
图6说明根据本发明的一些实施例的半导体设备封装的横截面图；
图7说明图6中示出的半导体设备封装的另一横截面图；
图8说明根据本发明的一些实施例的半导体设备封装的横截面图；
图9说明根据本发明的一些实施例的半导体设备封装的横截面图；
图10A、图10B和图10C说明根据本发明的一些实施例的制造方法；
图11A、图11B、图11C和图11D说明根据本发明的一些实施例的制造方法；以及
图12A、图12B、图12C和图12D说明根据本发明的一些实施例的制造方法。
贯穿图式和具体实施方式使用共同参考编号来指示相同或类似组件。从以下结合附图作出的详细描述将更加显而易见本发明。
具体实施方式
可通过将导电粘合剂填充到从封装体的顶部表面延伸到封装体的底部表面的沟槽/凹槽中来形成EMI隔室屏蔽罩。EMI隔室屏蔽罩提供于封装中，以保护设备或组件免受由其它设备(例如，射频集成电路或以相对高的频率操作的其它组件)引起的EMI。然而，此结构可在封装工艺期间导致损害封装衬底；例如，当进行热循环时封装衬底可易受损，这可导致封装衬底发生翘曲，且封装衬底的一部分可开裂，从而导致封装体分层。
如本文中所使用，例如“内”、“内部”、“外”、“外部”、“顶部”、“底部”、“前部”、“后部”、“上部”、“朝上”、“下部”、“朝下”、“垂直”、“垂直地”、“侧向”、“侧向地”、“上方”和“下方”的相对术语指代组件集合相对于彼此的定向；此定向是根据图式的而非制造或使用期间的要求定向。
如本文中所使用，术语“翘曲”指代降低衬底的一或多个表面的平坦度的衬底结构变形。可通过衬底变形的最低点与变形的最高点之间的距离来确定翘曲的量值。每一衬底可具有由从室温(例如，约25℃)到回焊温度(例如，约260℃)或从回焊温度到室温的改变所引起的不同程度的翘曲。此外，由于衬底的不同组件之间的热膨胀系数(CTE)的失配，当半导体衬底保持处于稳定温度时可能发生翘曲。换句话说，衬底的两侧可经受不同程度的热膨胀，从而引起致使发生翘曲的应力效应。另外，随着半导体结构的整体厚度降低，半导体结构中的翘曲可能更加明显。因此，用于防止翘曲的解决方案对半导体行业来说将是有益的。
图1说明根据本发明的一些实施例的半导体设备封装10的俯视图。图2说明横跨图1的线AA'的半导体设备封装10的横截面图。图3说明横跨图1的线BB'的半导体设备封装10的横截面图。图4说明横跨图1的线CC'的半导体设备封装10的横截面图。参考图1到4，半导体设备封装10包括衬底11、第一电子组件121、第二电子组件122、封装体13和导电材料(填充到空间14中的材料)。空间14也可被称为沟槽。
衬底11可以是聚合或非聚合介电材料，或可包含聚合或非聚合介电材料。举例来说，衬底11可包含例如液晶聚合物、预浸有纤维的树脂(例如，预浸材料)、味之素堆积膜(ABF)、树脂、环氧树脂材料的呈硬化或半硬化状态的可流动介电材料；或呈硬化或半硬化状态的其它可流动介电材料。在一些实施例中，衬底11包含单个树脂层。在其它实施例中，衬底11包含多个树脂层；例如由树脂形成的第一子层，和由增强型树脂(例如，由玻璃纤维或克维拉纤维增强的树脂)形成的第二子层。在一些实施例中，衬底11包含可呈单个层或多个层的预浸材料。在一些实施例中，衬底11包含至少一个预浸材料层和至少一个树脂层。
衬底11具有表面(例如，顶部表面)111。第一组件121是在衬底11的表面111上。第二组件122是在衬底11的表面111上。封装体13包括第一部分131、第二部分132和第三部分1332。第一部分131、第二部分132和第三部分1332也可分别被称为第一封装体、第二封装体和第三封装体。第一部分131、第二部分132和第三部分1332可彼此一体地形成为单体结构。第一部分131囊封第一组件121，且具有第一表面(例如，侧表面)1311。第二部分132囊封第二组件122，且具有第一表面(例如，侧表面)1321。第三部分1332连接第一部分131与第二部分132，且具有第一表面(例如，顶部表面)1334。第一部分131的第一表面1311、第二部分132的第一表面1321和第三部分1332的第一表面1334界定将第一部分131的第一表面1311与第二部分132的第一表面1321分离的空间14。导电材料安置于空间14中。如图1和4中所示出，半导体设备封装10进一步包括连接第一部分131与第二部分132，且类似于第三部分1332的部分1331和1333。通过用部分1331、1332和1333连接第一部分131与第二部分132，能改进封装体13的连续性和硬度，从而使得在封装工艺期间能防止半导体设备封装10受到损害。举例来说，半导体设备封装10发生翘曲可能另外导致导电材料开裂或导电材料与封装体13之间的界面开裂。开裂可导致半导体设备封装10受到损害。在一些实施例中，封装体13的部分1333邻近于衬底11的外围，如图4中所示出。在一些实施例中，封装体13的用于连接第一部分131与第二部分132的所有部分形成为邻近于衬底11的外围，从而使得可在半导体设备封装10的中心处形成大体上完整的EMI隔室屏蔽罩以改进EMI屏蔽效果。在空间14中保留封装体13的部分1331、1332和1333也可降低制造半导体设备封装10的成本，这是因为填充到空间14中的导电材料的成本可比形成封装体13的模制原料的成本高得多。
在一些实施例中，衬底11中进一步包括接地层112。导电材料电连接到接地层112。如图2和4中所示出，在一些实施例中，封装体13的第三部分1332具有高度H1，其范围介于封装体13在第一部分131或第二部分132处的高度H2的约30％到约90％。空间14中的导电材料形成EMI隔室屏蔽罩。EMI隔室屏蔽罩将第一组件121和第二组件122彼此隔离并与其它组件隔离，且允许组件121和122具有低的EMI和高的电磁兼容性(EMC)。并且，具有各种功能的组件121和122可集成到半导体设备封装10中，以减少电子产品中的组件数目以便降低产品大小。
图5说明根据本发明的一些实施例的半导体设备封装的横截面图。保形屏蔽罩50形成为用于覆盖封装体13、空间14中的导电材料和衬底11的侧表面，且保形屏蔽罩50电连接到接地层112和空间14中的导电材料。在一些实施例中，空间14中的导电材料和保形屏蔽罩50并非是通过镀覆方法同时形成或在同一操作中形成。在一些实施例中，保形屏蔽罩50是通过溅镀方法形成的，且保形屏蔽罩50的厚度为约1μm到约2μm。保形屏蔽罩50的材料为或包含(例如)镍(Ni)。在一些实施例中，保形屏蔽罩50可通过镀覆方法形成，且保形屏蔽罩50的材料可为或可包含铜(Cu)。此外，溅镀方法可用于形成用于覆盖保形屏蔽罩50的抗氧化层(图中未示出)。举例来说，抗氧化层的厚度为约40nm，且抗氧化层的材料为或包含不锈钢。抗氧化层可防止保形屏蔽罩50发生氧化，借此提升产品的良品率。
图6说明根据本发明的一些实施例的半导体设备封装的横截面图。图7说明图6中示出的半导体设备封装的另一横截面图。类似于图2和4，图6和7中的半导体设备封装包括衬底11、第一组件121、第二组件122、封装体13和导电材料(填充到空间14中的材料)。衬底11具有表面111。第一组件121是在衬底11的表面111上。第二组件122是在衬底11的表面111上。封装体13包括第一部分131、第二部分132和第三部分1332。第一部分131囊封第一组件121，且具有第一表面1311。第二部分132囊封第二组件122，且具有第一表面1321。第三部分1332连接第一部分131与第二部分132，且具有第一表面1334。第一部分131的第一表面1311、第二部分132的第一表面1321和第三部分1332的第一表面1334界定将第一部分131的第一表面1311与第二部分132的第一表面1321分离的空间14。导电材料安置于空间14中。此外，导电层151、152和153形成于封装体13的部分1331、1332和1333的第一表面上。在一些实施例中，由于空间14可通过移除封装体13的一部分形成(例如，用切割、激光钻孔、蚀刻或其它移除工艺)，因此封装体13的部分1331、1332和1333的第一表面可能是粗糙的。因此，当导电材料被填充到空间14中时，粗糙的第一表面可能另外在导电材料与第一表面之间产生空隙，且可能降级EMI隔室屏蔽罩的EMI屏蔽效果。可通过在封装体13的部分1331、1332和1333的第一表面上形成导电层151、152和153来防止所述空隙。
图8说明根据本发明的一些实施例的半导体设备封装的横截面图。类似于图4，衬底11具有表面111。在一些实施例中，衬底11中进一步包括接地层112。封装体的第三部分1332具有第一表面1335，且形成于接地层112上。导电材料安置于空间14中。导电材料电连接到接地层112。封装体的部分1331和1333也形成于接地层112上，且类似于第三部分1332。在一些实施例中，部分1333邻近于衬底11的外围，如图8中所示出。在一些实施例中，封装体的部分1331、1332和1333在从衬底11的表面111朝向第一表面1334、1335和1336的方向上逐渐变窄。
图9说明根据本发明的一些实施例的半导体设备封装的横截面图。类似于图4，衬底11具有表面111。在一些实施例中，衬底11中进一步包括接地层112。封装体的第三部分1332具有第一表面1335，且形成于接地层112上。导电材料安置于空间14中。导电材料电连接到接地层112。封装体的部分1331和1333也形成于接地层112上，且类似于第三部分1332。在一些实施例中，部分1333邻近于衬底11的外围，如图9中所示出。在一些实施例中，封装体的部分1331、1332和1333在从其第一表面1334、1335和1336朝向衬底11的表面111的方向上逐渐变窄。由于封装体的部分1331、1332和1333朝向衬底11的表面111逐渐变窄，因此可用封装体锁定空间14中的导电材料且可进一步控制封装体的翘曲。
参考图4、8和9，封装体的部分1331、1332和1333中的每一个的面积A1(例如，沿着衬底11的表面111)小于约0.5mm2，这是因为第一组件121和第二组件122中的每一个的操作频率介于约700MHz与约10GHz之间。在一些实施例中，封装体的部分1331、1332和1333中的每一个的面积A1小于约0.3mm2，这是因为第一组件121和第二组件122中的每一个的操作频率介于约10GHz与约30GHz之间。在用于EMI屏蔽的空间14中的封装体的部分1331、1332和1333中的每一个的宽度或侧向尺寸宜不到组件121和122的操作频率的约十分之一到约四分之一。在一些实施例中，封装体的部分1331、1332和1333中的每一个的面积小于约0.4mm2，这是因为第一组件121和第二组件122中的每一个的操作频率介于约100MHz与约10GHz之间。在一些实施例中，封装体的部分1331、1332和1333中的每一个的面积小于约0.2mm2，这是因为第一组件121和第二组件122中的每一个的操作频率介于约10GHz与约30GHz之间。
同样参考图1到4，在一些实施例中，半导体设备封装10包括衬底11、第一封装体131、第二封装体132、沟槽14、第三封装体1332和填充于沟槽14中的导电材料。
衬底11具有表面111。第一封装体131覆盖衬底11的表面111的第一部分。第二封装体132覆盖衬底11的表面111的第二部分。沟槽14将第一封装体131与第二封装体132分离。第三封装体1332介于沟槽14与衬底11的表面111之间。导电材料安置于沟槽14中。第三封装体1332将第一封装体131连接到第二封装体132。
如图1和4中所示出，半导体设备封装10进一步包括连接第一封装体131与第二封装体132，且类似于第三封装体1332的封装体1331和1333。在一些实施例中，封装体1333邻近于衬底11的外围，如图4中所示出。
在一些实施例中，衬底11中进一步包括接地层112。导电材料电连接到接地层112。如图2和4中所示出，在一些实施例中，第三封装体1332具有高度H1，其范围介于第一封装体131或第二封装体132的高度H2的约30％到约90％。
同样参考图6和7，半导体设备封装包括衬底11、第一封装体131、第二封装体132、沟槽14、第三封装体1332和填充于沟槽14中的导电材料。衬底11具有表面111。第一封装体131覆盖衬底11的表面111的第一部分。第二封装体132覆盖衬底11的表面111的第二部分。沟槽14将第一封装体131与第二封装体132分离。第三封装体1332介于沟槽14与衬底11的表面111之间。导电材料安置于沟槽14中。第三封装体1332将第一封装体131连接到第二封装体132。此外，导电层151、152和153形成于封装体1331、1332和1333上。
同样参考图8，衬底11具有表面111。在一些实施例中，衬底11中进一步包括接地层112。第三封装体1332具有第一表面1335，且形成于接地层112上。导电材料安置于沟槽14中。导电材料电连接到接地层112。封装体1331和1333也形成于接地层112上，且类似于第三封装体1332。在一些实施例中，封装体1333邻近于衬底11的外围，如图8中所示出。在一些实施例中，封装体1331、1332和1333从衬底11的表面111朝向第一表面1334、1335和1336逐渐变窄。
同样参考图9，衬底11具有表面111。在一些实施例中，衬底11中进一步包括接地层112。第三封装体1332具有第一表面1335，且形成于接地层112上。导电材料安置于沟槽14中。导电材料电连接到接地层112。封装体1331和1333也形成于接地层112上，且类似于第三封装体1332。在一些实施例中，封装体1333邻近于衬底11的外围，如图9中所示出。在一些实施例中，封装体1331、1332和1333从其第一表面1334、1335和1336朝向衬底11的表面111逐渐变窄。
同样参考图4、8和9，封装体1331、1332和1333中的每一个的面积A1小于约0.5mm2，这是因为第一组件121和第二组件122中的每一个的操作频率介于约700MHz与约10GHz之间。在一些实施例中，封装体1331、1332和1333中的每一个的面积A1小于约0.3mm2，这是因为第一组件121和第二组件122中的每一个的操作频率介于约10GHz与约30GHz之间。
图10A、图10B和图10C说明根据本发明的一些实施例的半导体设备封装的制造方法。
参考图10A，提供具有表面111的衬底11。在衬底11的表面111上安置第一组件121和第二组件122。也在衬底11中形成接地层112。
参考图10B，安置用以囊封第一组件121、第二组件122和衬底11的表面111的模制原料以形成封装体13。
参考图10C，移除封装体13的一部分，以在第一组件121与第二组件122之间形成沟槽14。留下封装体13的在沟槽14下面的另一部分1332(参见图2)。换句话说，部分地切割形成封装体13的模制原料以形成沟槽14，且保留模制原料的在沟槽14下面的一些，以便在切割之后稳定封装体13的结构。将导电材料填充到沟槽14中且电连接到接地层112，以便形成EMI隔室屏蔽罩(如图1到4中所示出)。导电材料可为或可包含金属、金属合金、导电粘合剂或另一合适材料。图10A到10C的方法可用于形成如图1到4中所示出的半导体设备封装10。
图11A、图11B、图11C和图11D说明根据本发明的一些实施例的半导体设备封装的制造方法。
参考图11A，提供具有表面111的衬底11。在衬底11的表面111上安置第一组件121和第二组件122。也在衬底11中形成接地层112。
参考图11B，安置用以囊封第一组件121、第二组件122和衬底11的表面111的模制原料以形成第一封装体135。在第一封装体135上形成经图案化导电层152。
参考图11C，安置用以囊封第一封装体135和经图案化导电层152的模制原料以形成第二封装体136。
参考图11D，移除第一封装体135和第二封装体136的一部分，以形成暴露经图案化导电层152和接地层112的沟槽14。将导电材料填充到沟槽14中(如图7中所示出)。图11A、图11B、图11C和图11D的方法可用于形成如图6到7中所示出的半导体设备封装。
图12A、图12B、图12C和图12D说明根据本发明的一些实施例的半导体设备封装的制造方法。图12A、图12B、图12C和图12D中所说明的方法在某些方面类似于图11A、图11B、图11C和图11D中所说明的方法，且不同处在于其以来自不同方向的横截面图进行说明。
参考图12A，提供具有表面111的衬底11。也在衬底11中形成接地层112。
参考图12B，安置用以囊封衬底11的表面111的模制原料以形成第一封装体135。在第一封装体135上形成经图案化导电层151、152和153。
参考图12C，安置用以囊封第一封装体135和经图案化导电层151、152和153的模制原料以形成第二封装体136。
参考图12D，移除第一封装体135和第二封装体136的一部分，以形成暴露经图案化导电层151、152和153以及接地层112的沟槽。将导电材料填充到沟槽中。经图案化导电层151、152和153是在所得封装体的部分1331、1332和1333中的每一个的顶部上。图12A、图12B、图12C和图12D的方法可用于形成如图6到7中所示出的半导体设备封装。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数个指示物。
如本文中所使用，术语“连接(connect/connected/connection)”指代操作耦合或链接。连接的组件可直接或间接彼此耦合，例如通过另一组件集合耦合。
如本文中所使用，术语“导电(conductive/electrically conductive)”和“导电性”指代输送电流的能力。导电材料通常指示对于电流流动展现极少或零对抗的那些材料。导电性的一个量度为西门子/米(S/m)。通常，导电材料为具有大于大约104S/m(例如至少105S/m或至少106S/m)的导电性的一种材料。材料的导电性有时可能随温度而变化。除非另外规定，否则材料的导电性是在室温下测量的。
如本文中所使用，术语“大约”、“大体上”、“大体”和“约”指代相当大的程度。当结合事件或情况使用时，术语可指事件或情况准确发生的情况以及事件或情况紧密近似地发生的情况，例如当解释本文中所描述的制造方法的典型容限电平时。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同或相等。
在一些实施例的描述中，提供在另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，呈物理或直接接触)的情况，以及一或多个介入组件定位于前一组件与后一组件之间的情况。
另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是为便利和简洁起见，且应灵活地解释为包含明确地指定为范围限制的数值以及涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本发明的具体实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，作出各种改变且可取代等效物。
如各种实例实施例中所示出的封装和方法的构造和布置仅为说明性的。因此，所有此类修改意图包含在本发明的范围内。任何过程或方法操作的顺序或序列可根据替代实施例变化或重新排序。可在不脱离本发明的范围的情况下在实例实施例的设计、操作条件和布置上进行其它替代、修改、改变和省略。

Claims (20)

1.一种半导体设备封装，其包括：
衬底，其具有表面；
第一组件，其在所述衬底的所述表面上；
第二组件，其在所述衬底的所述表面上；
封装体，其包括
第一部分，其囊封所述第一组件且具有侧表面，
第二部分，其囊封所述第二组件且具有侧表面，以及
第三部分，其连接所述第一部分与所述第二部分且具有顶部表面，
其中所述第一部分的所述侧表面、所述第二部分的所述侧表面和所述第三部分的所述顶部表面界定将所述第一部分的所述侧表面与所述第二部分的所述侧表面分离的空间；以及
导电材料，其安置于所述空间中。
2.根据权利要求1所述的半导体设备封装，其中所述衬底包括接地层，且所述导电材料电连接到所述接地层。
3.根据权利要求1所述的半导体设备封装，其中所述封装体的所述第三部分具有一高度，其范围介于所述封装体在所述第一部分处的高度的约30％到约90％。
4.根据权利要求1所述的半导体设备封装，其进一步包括在所述封装体的所述第三部分的所述顶部表面上的导电层。
5.根据权利要求1所述的半导体设备封装，其中所述封装体的所述第三部分邻近于所述衬底的外围。
6.根据权利要求1所述的半导体设备封装，其中所述封装体的所述第三部分在从所述第三部分的所述顶部表面朝向所述衬底的所述表面的方向上逐渐变窄。
7.根据权利要求1所述的半导体设备封装，其中所述封装体的所述第三部分在从所述衬底的所述表面朝向所述第三部分的所述顶部表面的方向上逐渐变窄。
8.根据权利要求1所述的半导体设备封装，其中所述封装体的所述第三部分的面积小于约0.5mm2。
9.根据权利要求1所述的半导体设备封装，其中所述封装体的所述第三部分的面积小于约0.3mm2。
10.一种半导体设备封装，其包括：
衬底，其具有表面；
第一封装体，其覆盖所述衬底的所述表面的第一部分；
第二封装体，其覆盖所述衬底的所述表面的第二部分，其中所述第一封装体和所述第二封装体界定将所述第一封装体与所述第二封装体分离的沟槽；
第三封装体，其介于所述沟槽与所述衬底的所述表面之间；以及
导电材料，其安置于所述沟槽中，
其中所述第三封装体将所述第一封装体连接到所述第二封装体。
11.根据权利要求10所述的半导体设备封装，其中所述第三封装体具有一高度，其范围介于所述第一封装体的高度的约30％到约90％。
12.根据权利要求10所述的半导体设备封装，其中所述衬底包括接地层，且所述导电材料电连接到所述接地层。
13.根据权利要求10所述的半导体设备封装，其进一步包括在所述第三封装体上的导电层。
14.根据权利要求10所述的半导体设备封装，其中所述第三封装体邻近于所述衬底的外围。
15.根据权利要求10所述的半导体设备封装，其中所述第三封装体在从所述第三封装体的顶部表面朝向所述衬底的所述表面的方向上逐渐变窄。
16.根据权利要求10所述的半导体设备封装，其中所述第三封装体在从所述衬底的所述表面朝向所述第三封装体的顶部表面的方向上逐渐变窄。
17.根据权利要求10所述的半导体设备封装，其中所述第三封装体的面积小于约0.5mm2。
18.根据权利要求10所述的半导体设备封装，其中所述第三封装体的面积小于约0.3mm2。
19.一种制造半导体设备封装的方法，其包括：
提供具有表面的衬底；
在所述衬底的所述表面上安置第一组件和第二组件；
形成囊封所述第一组件、所述第二组件和所述衬底的所述表面的封装体；
移除所述封装体的一部分，以在所述第一组件与所述第二组件之间形成沟槽，并保留所述封装体的在所述沟槽下面的另一部分；以及
将导电材料填充到所述沟槽中。
20.一种制造半导体设备封装的方法，其包括：
提供具有表面的衬底；
在所述衬底的所述表面上安置第一组件和第二组件；
形成囊封所述第一组件、所述第二组件和所述衬底的所述表面的第一封装体；
在所述第一封装体上形成经图案化导电层；
形成囊封所述第一封装体和所述经图案化导电层的第二封装体；
移除所述第二封装体和所述第一封装体的一部分，以形成暴露所述经图案化导电层和所述衬底的所述表面的沟槽；以及
将导电材料填充到所述沟槽中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220199556A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Package system and package

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10440799B2 (en) * 2017-04-06 2019-10-08 Hisense Broadband Multimedia Technologies Co., Ltd. Optical module
US11114359B2 (en) * 2018-09-13 2021-09-07 Dialog Semiconductor (Uk) Limited Wafer level chip scale package structure
WO2023135911A1 (ja) * 2022-01-17 2023-07-20 株式会社村田製作所 高周波モジュール

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054821A (zh) * 2009-10-30 2011-05-11 日月光半导体制造股份有限公司 具有内屏蔽体的封装结构及其制造方法
US8093691B1 (en) * 2009-07-14 2012-01-10 Amkor Technology, Inc. System and method for RF shielding of a semiconductor package
KR20130074869A (ko) * 2011-12-27 2013-07-05 앰코 테크놀로지 코리아 주식회사 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법
US20140085857A1 (en) * 2012-09-24 2014-03-27 Universal Global Scientific Industrial Co., Ltd. Electronic module and method for same
JP2015057803A (ja) * 2013-08-09 2015-03-26 太陽誘電株式会社 回路モジュールの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI393239B (zh) 2009-10-16 2013-04-11 Advanced Semiconductor Eng 具有內屏蔽體之封裝結構及其製造方法
JP5517379B1 (ja) * 2013-08-19 2014-06-11 太陽誘電株式会社 回路モジュール
US9653407B2 (en) * 2015-07-02 2017-05-16 Advanced Semiconductor Engineering, Inc. Semiconductor device packages
KR101712288B1 (ko) * 2015-11-12 2017-03-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US10535611B2 (en) * 2015-11-20 2020-01-14 Apple Inc. Substrate-less integrated components
US10068854B2 (en) * 2016-10-24 2018-09-04 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8093691B1 (en) * 2009-07-14 2012-01-10 Amkor Technology, Inc. System and method for RF shielding of a semiconductor package
CN102054821A (zh) * 2009-10-30 2011-05-11 日月光半导体制造股份有限公司 具有内屏蔽体的封装结构及其制造方法
KR20130074869A (ko) * 2011-12-27 2013-07-05 앰코 테크놀로지 코리아 주식회사 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법
US20140085857A1 (en) * 2012-09-24 2014-03-27 Universal Global Scientific Industrial Co., Ltd. Electronic module and method for same
JP2015057803A (ja) * 2013-08-09 2015-03-26 太陽誘電株式会社 回路モジュールの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220199556A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Package system and package
US12009321B2 (en) * 2020-12-23 2024-06-11 Intel Corporation Package system and package

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