CN108109569A - 像素阵列 - Google Patents

Abstract

本发明公开一种像素阵列，包括多条第一信号线、多条第二信号线、多个有源元件、多个像素电极以及多条选择线。第二信号线以及选择线分别与第一信号线交错。各第一信号线在与其中一选择线的交错处具有桥接点。相邻两条第二信号线之间设置有至少一选择线。第一信号线以及选择线的数量分别大于第二信号线的数量，且第i条第一信号线的桥接点与第(i+1)条第一信号线的桥接点之间的连线所交错的第二信号线的数量为一，i＝1到N，且N等于第一信号线的数量。本发明的像素阵列有助于改善条状云纹(band mura)现象。

Description

像素阵列

技术领域

本发明涉及一种像素阵列，尤其涉及一种适用于窄边框(slim border)设计的像素阵列。

背景技术

一般来说，为了因应屏幕外型设计朝向轻量化以及显示区最大化的发展，通常会通过缩小屏幕周围用以遮蔽连接线路的非显示区，使显示装置符合窄边框的设计需求。近年来发展出一种窄化边框的方法，其在扫描线及数据线之外设置选择线，其中选择线通过桥接点与对应的扫描线电连接。如此一来，芯片可通过这些选择线将扫描信号传递至对应的扫描线。由于这种布线设计可使扫描线与数据线由显示区的同一边拉线至芯片，因此可窄化非显示区的宽度，从而符合窄边框的设计需求。

然而，受限于选择线的拉线设计，常造成桥接点在分布上不连续，使得阻容(RC)不连续。因此，在信号传递时，例如将扫描信号传递至对应的像素时，对应于相邻扫描线的相邻像素之间容易因其与桥接点的距离差异而产生充电时间的差异，导致条状云纹的产生，而影响显示质量。

发明内容

本发明的目的在于提供一种像素阵列，其可改善条状云纹现象。

为达上述目的，本发明的一种像素阵列包括多条第一信号线、多条第二信号线、多个有源元件、多个像素电极以及多条选择线。第二信号线电性绝缘于第一信号线，且与第一信号线交错，以定义出多个像素区。有源元件位于像素区内，且各有源元件电连接于对应的第一信号线及对应的第二信号线。像素电极对应像素区设置，且与有源元件电连接。选择线与第一信号线交错，其中各第一信号线与其中一选择线电连接且在与所述其中一选择线的交错处具有桥接点。选择线电性绝缘于第二信号线，且相邻两条第二信号线之间设置有至少一选择线。第一信号线以及选择线的数量分别大于第二信号线的数量，且第i条第一信号线的桥接点与第(i+1)条第一信号线的桥接点之间的连线所交错的第二信号线的数量为一，i＝1到N，且N等于第一信号线的数量。

在本发明的一实施例中，上述的第一条第一信号线的桥接点至最后一条第一信号线的桥接点的依序连线构成折线，且折线具有至少一转折点。

在本发明的一实施例中，上述的部分的相邻两条第二信号线之间设置有多条选择线。

在本发明的一实施例中，上述的部分的相邻两条第二信号线之间有多个桥接点。

在本发明的一实施例中，上述位于相邻两条第二信号线之间的桥接点的数量小于或等于相邻两条第二信号线之间的选择线的数量。

在本发明的一实施例中，上述的桥接点分别与不同条选择线相交。

在本发明的一实施例中，上述的至少一转折点的数量为j，且相邻两条第二信号线之间的所述至少一选择线的数量为j或(j+1)，j≥1。

在本发明的一实施例中，上述的相邻两条第二信号线之间的所述至少一选择线的数量为k，且所述至少一转折点的数量为k或(k±1)，k≥2。

在本发明的一实施例中，上述的选择线与像素电极互不重叠。

在本发明的一实施例中，上述的选择线与第二信号线位于同一层，且选择线与第一信号线位于不同层。

基于上述，本发明的像素阵列使两相邻第一信号线的桥接点之间的连线所交错的第二信号线的数量为一，以降低相邻第一信号线的桥接点之间的距离，使对应于相邻第一信号线的相邻像素之间的充电时间的差异得以缩小，从而改善条状云纹现象，并提高显示质量。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A是依照本发明的第一实施例的一种像素阵列的俯视示意图；

图1B是图1A中区域A的放大示意图；

图1C及图1D分别是图1B中剖线A-A’及B-B’的剖面示意图；

图2至图6分别是依照本发明的第二至第六实施例的像素阵列的俯视示意图。

附图标记说明：

100、200、300、400、500、600：像素阵列；

110：第一信号线；

120：第二信号线；

130：有源元件；

140：像素电极；

150：选择线；

A：区域；

C：芯片；

CH：通道层；

D1：第一方向；

D2：第二方向；

DE：漏极；

Dx、Dy：距离；

GE：栅极；

GI：栅绝缘层；

L：连线；

OG：绝缘层；

P：像素区；

PL：折线；

Px、Py：像素；

S：基板；

SE：源极；

TP：转折点；

W1、W2：开口；

WD1、WD2：宽度；

X、X1、X2：桥接点；

A-A’、B-B’：剖线。

具体实施方式

图1A是依照本发明的第一实施例的一种像素阵列的俯视示意图。图1B是图1A中区域A的放大示意图。图1C及图1D分别是图1B中剖线A-A’及B-B’的剖面示意图。

请参照图1A至图1D，本实施例的像素阵列100包括多条第一信号线110、多条第二信号线120、多个有源元件130、多个像素电极140以及多条选择线150。

第二信号线120电性绝缘于第一信号线110，且与第一信号线110交错，以定义出多个像素区P。举例而言，第一信号线110沿第一方向D1排列且分别沿第二方向D2延伸。第二信号线120沿第二方向D2排列且分别沿第一方向D1延伸。第一方向D1与第二方向D2相交，例如第一方向D1垂直于第二方向D2，但不以此为限。

有源元件130位于像素区P内，且各有源元件130电连接于对应的第一信号线110及对应的第二信号线120。在本实施例中，各像素区P内设置有一个有源元件130，但不以此为限。在另一实施例中，各像素区P内可设置有多个有源元件130。

有源元件130例如设置在基板S上，且有源元件130包括栅极GE、栅绝缘层GI、通道层CH、源极SE以及漏极DE。在本实施例中，栅极GE以及第一信号线110设置在基板S上，且第一信号线110与栅极GE电连接。栅绝缘层GI覆盖在栅极GE以及第一信号线110上，且栅绝缘层GI具有多个开口W1。开口W1暴露出第一信号线110的部分区域。通道层CH设置在栅绝缘层GI上，且位于栅极GE的上方。源极SE以及漏极DE设置在通道层CH上，且两者分别位于通道层CH的相对两侧。源极SE与第二信号线120电连接。

本实施例虽以底栅极薄膜晶体管说明有源元件130的实施型态，但不以此为限。在另一实施例中，有源元件130可依据不同的设计需求而改变其种类或叠层架构。此外，本发明也不用以限定第一信号线110以及第二信号线120各别传递的信号种类。在本实施例中，第一信号线110与栅极GE电连接，且第二信号线120与源极SE电连接，因此，第一信号线110用以传递扫描信号，且第二信号线120用以传递数据信号。在另一实施例中，当第二信号线120与栅极GE电连接，且第一信号线110与源极SE电连接时，第二信号线120用以传递数据信号，且第一信号线110用以传递扫描信号。

另外，本实施例的像素阵列100还可进一步包括绝缘层OG，以保护上述元件，其中绝缘层OG覆盖在有源元件130、选择线150与栅绝缘层GI上。此外，绝缘层OG包括多个开口W2，且开口W2暴露出漏极DE的部分区域。像素电极140对应像素区P设置，且与有源元件130电连接。进一步而言，像素电极140例如是通过开口W2与漏极DE接触。在本实施例中，像素电极140进一步覆盖第一信号线110以及第二信号线120的部分区域，且选择线150与像素电极140互不重叠，但不以此为限。

选择线150与第一信号线110交错且电性绝缘于第二信号线120，其中各第一信号线110与其中一选择线150电连接且在与所述其中一选择线150的交错处具有桥接点X。具体地，选择线150例如沿第二方向D2排列且分别沿第一方向D1延伸。在本实施例中，选择线150与第二信号线120位于同一层，且选择线150与第一信号线110位于不同层。进一步而言，栅极GE以及第一信号线110可由第一金属层图案化而成，且第二信号线120、选择线150、源极SE以及漏极DE可由第二金属层图案化而成，但不以此为限。在另一实施例中，第一信号线110、源极SE以及漏极DE可由第一金属层图案化而成，且栅极GE、第二信号线120以及选择线150可由第二金属层图案化而成。在此架构下，第一信号线110与源极SE电连接而用以传递数据信号，且第二信号线120与栅极GE电连接而用以传递扫描信号。此外，选择线150通过开口W1与第一信号线110电连接而用以传递数据信号。需说明的是，上述第一、第二金属层仅是用以区别不同道制作工艺所形成的膜层，而非用以限定两者形成的先后顺序。在实际制作工艺中，第一金属层可制作于第二金属层之前或之后。

通过选择线150的设置，第一信号线110以及第二信号线120可由像素阵列100的同一边拉线至芯片端而与芯片C相接，从而有助于窄化像素阵列100的左右两侧的非显示区的宽度WD1，使应用本实施例的像素阵列100的显示设备符合窄边框的设计需求。

在本发明的架构下，第一信号线110以及选择线150的数量分别大于第二信号线120的数量，而选择线150的数量及其设置形态可依据第一信号线110与第二信号线120之间的数量关系而有所不同。然而，相邻两条第二信号线120之间设置有至少一选择线150，且第i条第一信号线110的桥接点X与第(i+1)条第一信号线110的桥接点X之间的连线L所交错的第二信号线120的数量为一，i＝1到N，且N等于第一信号线110的数量。

通过使每两相邻第一信号线110的桥接点X之间的连线L所交错的第二信号线120的数量为一，可降低相邻第一信号线110的桥接点X之间在第二方向D2上的距离，亦即缩减对应于相邻第一信号线110的相邻像素与对应的桥接点X之间的距离的差异，例如使像素Px与对应的桥接点X1之间的距离Dx与像素Py与对应的桥接点X2之间的距离Dy的差异得以减缩，从而使第一条第一信号线110的桥接点X(即桥接点X1)至最后一条第一信号线110的桥接点X的分布较为连续。如此一来，在芯片C传递信号(如扫描信号)至像素(包括有源元件130及像素电极140)时，可缩减对应于相邻第一信号线110的相邻像素之间充电时间的差异，从而改善条状云纹现象，并提高显示质量。

在本实施例中，第一条第一信号线110的桥接点X至最后一条第一信号线110的桥接点X的依序连线构成折线PL，且折线PL具有至少一转折点TP。所述至少一转折点TP的所在位置即其中至少一桥接点X的位置。在图1A中，假设转折点TP对应于第n条第一信号线110的桥接点X，以下为方便说明，将第n条第一信号线110以前的桥接点X，也就是第一条至第(n-1)条第一信号线110的桥接点X，简称为前桥接点，而将第n条第一信号线110以后的桥接点X，也就是第(n+1)条至第N条第一信号线110的桥接点X，简称为后桥接点。

在第一信号线110的数量大于第二信号线120的数量的架构下，通过所述至少一转折点TP的设计，在不变更(增加)第二信号线120的数量下，像素阵列100可形成更多的桥接点X。所述至少一转折点TP与两条第二信号线120之间的所述至少一选择线150的数量的设计如下。当所述至少一转折点TP的数量为j时，相邻两条第二信号线120之间的所述至少一选择线150的数量为j或(j+1)，且j≥1。

在所述至少一转折点TP的数量为0时，相邻两条第二信号线120之间的所述至少一选择线150的数量可为一。然而，在所述至少一转折点TP的数量≥1时，须在第二信号线120之间增设与后桥接点连接的选择线150，以将信号(如扫描信号)传递至对应于后桥接点的第一信号线110。通过增加相邻两条第二信号线120之间的选择线150的数量，使相邻两条第二信号线120之间设置有多条选择线150，多条选择线150的一部分可与前桥接点连接，而多条选择线150的另一部分可与后桥接点连接。如此，前桥接点与后桥接点可分别与不同条选择线150相交，亦即第一信号线110无须共享同一条选择线150。在此架构下，各后桥接点分别与其中一个前桥接点共同位于相邻两条第二信号线120之间，使得相邻两条第二信号线120之间有多个桥接点X。

补充说明的是，相邻两条第二信号线120之间的选择线150不一定要全与第一信号线110电连接。也就是说，位于相邻两条第二信号线120之间的桥接点X的数量可小于或等于相邻两条第二信号线120之间的选择线150的数量。举例而言，位于图1A最左边的两条第二信号线120之间的两条选择线150的其中一条可不与第一信号线110电连接。在另一实施例中，也可省略未与第一信号线110电连接的选择线150。

以下通过图2至图6说明像素阵列100的其他种实施型态，其中相同或相似的元件以相同或相似的标号表示，不再赘述这些元件的相对配置关系或其功效。图2至图6分别是依照本发明的第二至第六实施例的像素阵列的俯视示意图。

请参照图2，像素阵列200与图1A的像素阵列100的主要差异如下所述。在像素阵列100中，所述至少一转折点TP的数量为一，且相邻两条第二信号线120之间的所述至少一选择线150的数量为二。另一方面，在像素阵列200中，所述至少一转折点TP的数量为二，且相邻两条第二信号线120之间的所述至少一选择线150的数量为三。

进一步而言，在第二信号线120的数量不变下，随着第一信号线110的增加，可通过增加转折点TP的数量及相邻两条第二信号线120之间的选择线150的数量，使像素阵列200能够形成更多的桥接点X。

在图1A及图2中，转折点TP位于像素阵列100、200的边缘(邻近最后一条第二信号线120或第一条第二信号线120)。然而，转折点TP的位置可依需求而改变。请参照图3及图4，转折点TP也可位于像素阵列300、400的中间或边缘。

另外，当相邻两条第二信号线120之间的所述至少一选择线150的数量为k时，所述至少一转折点TP的数量可为k或(k±1)，k≥2。如图1A及图2所示，相邻两条第二信号线120之间的所述至少一选择线150的数量可等于所述至少一转折点TP的数量加一。如图3所示，相邻两条第二信号线120之间的所述至少一选择线150的数量可等于所述至少一转折点TP的数量。如图4所示，相邻两条第二信号线120之间的所述至少一选择线150的数量可等于所述至少一转折点TP的数量减一。

请参照图5，像素阵列500与图1A的像素阵列100的主要差异在于桥接点X的排列方式。在像素阵列100中，在转折点TP之前，桥接点X是由像素阵列100的左上至右下排列，而在转折点TP之后，桥接点X是由像素阵列100的右上至左下排列。另一方面，在像素阵列500中，桥接点X在转折点TP之前与之后的排列趋势恰与图1A相反。图2至图4也可同此改良，于下便不再赘述。

请参照图6，像素阵列600与图1A的像素阵列100的主要差异如下所述。在像素阵列100中，第二信号线120及选择线150是由像素阵列100的下方出线，而有助于窄化像素阵列100的左右两侧的非显示区的宽度WD1。在像素阵列600中，第二信号线120及选择线150是由像素阵列600的右侧出线，而有助于窄化像素阵列600的上下两侧的非显示区的宽度WD2。

综上所述，本发明的像素阵列使相邻第一信号线的桥接点之间的连线所交错的第二信号线的数量为一，以降低相邻第一信号线的桥接点之间的距离，使相邻像素之间的充电时间的差异得以缩小，从而改善条状云纹现象，并提高显示质量。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种像素阵列，其特征在于，包括：

多条第一信号线；

多条第二信号线，电性绝缘于所述多条第一信号线，且与所述多条第一信号线交错，以定义出多个像素区；

多个有源元件，位于所述多个像素区内，且各所述有源元件电连接于对应的第一信号线及对应的第二信号线；

多个像素电极，对应所述多个像素区设置，且与所述多个有源元件电连接；以及

多条选择线，与所述多条第一信号线交错，其中各所述第一信号线与其中一选择线电连接且在与所述其中一选择线的交错处具有桥接点，所述多条选择线电性绝缘于所述多条第二信号线，且相邻两条第二信号线之间设置有至少一选择线，其中所述多条第一信号线以及所述多条选择线的数量分别大于所述多条第二信号线的数量，且第i条第一信号线的所述桥接点与第(i+1)条第一信号线的所述桥接点之间的连线所交错的所述第二信号线的数量为一，i＝1到N，且N等于所述多条第一信号线的数量。

2.根据权利要求1所述的像素阵列，其特征在于，第一条第一信号线的所述桥接点至最后一条第一信号线的所述桥接点的依序连线构成折线，且所述折线具有至少一转折点。

3.根据权利要求2所述的像素阵列，其特征在于，相邻两条第二信号线之间设置有多条选择线。

4.根据权利要求3所述的像素阵列，其特征在于，相邻两条第二信号线之间有多个桥接点。

5.根据权利要求4所述的像素阵列，其特征在于，位于相邻两条第二信号线之间的多个桥接点的数量小于或等于相邻两条第二信号线之间的多条选择线的数量。

6.根据权利要求2所述的像素阵列，其特征在于，所述桥接点分别与不同条选择线相交。

7.根据权利要求2所述的像素阵列，其特征在于，所述至少一转折点的数量为j，且相邻两条第二信号线之间的所述至少一选择线的数量为j或(j+1)，j≥1。

8.根据权利要求2所述的像素阵列，其特征在于，相邻两条第二信号线之间的所述至少一选择线的数量为k，且所述至少一转折点的数量为k或(k±1)，k≥2。

9.根据权利要求1所述的像素阵列，其特征在于，所述多条选择线与所述多个像素电极互不重叠。

10.根据权利要求1所述的像素阵列，其特征在于，所述多条选择线与所述多条第二信号线位于同一层，且所述多条选择线与所述多条第一信号线位于不同层。