CN104808356A - 像素阵列 - Google Patents
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Abstract
本发明是有关于一种像素阵列，其包括多条第一信号线、多条第二信号线、多个主动元件、多个像素电极、多条选择线以及多个凸出物。第二信号线电性绝缘于第一信号线且与第一信号线交错。各主动元件分别与其中第一信号线以及其中第二信号线电性连接。像素电极与主动元件电性连接。选择线电性绝缘于第二信号线且与第一信号线交错以形成多个交错处。交错处包括多个第一交错处以及多个第二交错处。选择线在第一交错处与第一信号线电性连接。凸出物设置于选择线与第一信号线之间，且位于第二交错处。本发明提供的技术方案可有效地排除因桥接处图形所产生的假缺陷的干扰。
Description
技术领域
本发明是有关于一种像素阵列，且特别是有关于一种适用于窄边框设计的像素阵列。
背景技术
近年来，随着科技产业日益发达，电子装置例如移动电话(mobi1ephone)、平板计算机(tablet computer)或电子书(eBook)已广泛地应用于日常生活中。当这些电子装置越来越普及，并朝向便利与多功能的设计方向发展时，消费者在选购这些电子装置的时候，具有窄边框(slim border)的显示装置已逐渐成为软硬件功能之外，一个重要的选购因素。
一般来说，为了因应荧幕外型设计朝向轻量化以及显示区最大化的发展，通常会借由缩小荧幕周围用以遮蔽连接线路的非显示区，来加大荧幕的显示区，使显示装置符合窄边框的设计需求。如图1所示，为了传递驱动信号与显示资信，显示装置需要设置交错的第一信号线10及第二信号线20。近年来发展出一种窄化边框的设计，其在第一信号线10及第二信号线20之外设置选择线30，并使选择线30在桥接处X与对应的第一信号线10电性连接，如此一来，芯片40可通过这些选择线30将驱动信号传递至对应的第一信号线10，以驱动对应的主动元件50。由于这种布线设计可使第一信号线10与第二信号线20由显示区A的同一边拉线至芯片40，因此可窄化非显示区在其他边上的宽度W，从而实现窄边框的设计。
由于在选择线30与第一信号线10的所有交错处中，桥接处X设置有选择线30电性连接至对应的第一信号线10的连接结构，使得桥接处X的结构不同于其余交错处的结构，因此进行光学检测的过程中，可能会检测出许多因桥接处X结构而造成的假缺陷。换言之，这些桥接处的结构容易造成光学检测时的干扰，而影响了缺陷检测的进行。
有鉴于上述现有的桥接处的结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的像素阵列，能够改进一般现有的桥接处的结构，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，提供一种像素阵列，所要解决的技术问题是其可改善桥接处图形造成光学检测时的干扰，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种像素阵列，其包括多条第一信号线、多条第二信号线、多个主动元件、多个像素电极、多条选择线以及多个凸出物。第二信号线电性绝缘于第一信号线且与第一信号线交错。各主动元件分别与其中第一信号线以及其中第二信号线电性连接。像素电极与主动元件电性连接。选择线电性绝缘于第二信号线且与第一信号线交错以形成多个交错处。交错处包括多个第一交错处以及多个第二交错处。选择线在第一交错处与第一信号线电性连接。凸出物设置于选择线与第一信号线之间，且位于第二交错处。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
在本发明的一个实施例中，上述的像素阵列更包括绝缘层。绝缘层至少位于第一信号线以及选择线之间，且凸出物位于绝缘层与选择线之间，其中绝缘层具有对应第一交错处的多个开口，且第一选择线通过开口与第一信号线接触。
在本发明的一个实施例中，上述的各凸出物在第一信号线上的正投影的轮廓相同于各开口在第一信号线上的正投影的轮廓。
在本发明的一个实施例中，上述的各主动元件包括栅极、通道层、源极以及漏极。通道层与栅极上下相对且绝缘层位于通道层与栅极之间。源极以及漏极分别位于通道层的相对两侧。
在本发明的一个实施例中，上述的凸出物与主动元件的通道层位于同一层。
在本发明的一个实施例中，上述的各选择线跨越多个凸出物，且选择线在第二交错处的高度大于选择线在其余位置的高度。
在本发明的一个实施例中，上述的各第一信号线跨越多个凸出物，且第一信号线在第二交错处的高度大于第一信号线在其余位置的高度。
在本发明的一个实施例中，上述的凸出物的材质不同于绝缘层的材质。
在本发明的一个实施例中，上述的凸出物的数量相同于第二交错处的数量，且各凸出物位于其中第二交错处。
在本发明的一个实施例中，上述的凸出物具有相同的形状及尺寸。
在本发明的一个实施例中，上述的各凸出物为岛状凸出物。
在本发明的一个实施例中，上述的凸出物不与第一信号线直接接触。
在本发明的一个实施例中，上述的各选择线仅与其中第一信号线电性连接。
借由上述技术方案，本发明至少具有下列优点：基于上述，本发明的像素阵列在桥接处(第一交错处)以外的交错处(第二交错处)设置凸出物，使得在第一交错处与第二交错处所检测到的图形大致上相同，以便排除因桥接处图形所产生的假缺陷的干扰。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是现有习知的一种像素阵列的仰视示意图。
图2A是依照本发明的一个实施例的一种像素阵列的仰视示意图。
图2B是图2A中区域B的一种像素阵列的放大示意图。
图2C至图2G分别是图2B中剖线A-A、B-B、C-C、D-D、E-E的剖面示意图。
图3A是图2A中区域B的另一种像素阵列的放大示意图。
图3B至图3F分别是图3A中剖线F-F、G-G、H-H、I-I、J-J的剖面示意图。
图4及图5是图2A中区域B的其他种像素阵列的放大示意图。
【主要元件符号说明】
10、110：第一信号线 20、120：第二信号线
30、150：选择线 40：芯片
50、130、130a、130b、130c：主动元件
100、200、300、400：像素阵列
140：像素电极 160：凸出物
A：显示区 B：区域
CH：通道层 D1：第一方向
D2：第二方向 DE：漏极
GE：栅极 GI：绝缘层
OG：平坦层 S：基板
SE：源极 W：宽度
W1、W2、W3：开口 X：桥接处
X1：第一交错处 X2：第二交错处
A-A、B-B、C-C、D-D、E-E、F-F、G-G、H-H、I-I、J-J：剖线
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的像素阵列其具体实施方式、结构、特征及其功效，详细说明如后。
图2A是依照本发明的一个实施例的一种像素阵列的仰视示意图。图2B是图2A中区域B的一种像素阵列的放大示意图。图2C至图2G分别是图2B中剖线A-A、B-B、C-C、D-D、E-E的剖面示意图。请参阅图2A至图2G，本实施例的像素阵列100例如设置在基板S上，且像素阵列100包括多条第一信号线110、多条第二信号线120、多个主动元件130、多个像素电极140、多条选择线150以及多个凸出物160。
第二信号线120电性绝缘于第一信号线110，且与第一信号线110交错。详言之，本实施例的第一信号线110沿第一方向D1排列且分别沿第二方向D2延伸。另一方面，第二信号线120沿第二方向D2排列且分别沿第一方向D1延伸。第一方向D1与第二方向D2相交，且第一方向D1例如垂直于第二方向D2，但本发明不限于此。
在本实施例中，各主动元件130分别与其中第一信号线110以及其中第二信号线120电性连接。第一信号线110与第二信号线120的其中一者作为扫描线，而其中另一者作为数据线。两者实际传递的信号种类端视这些信号线与主动元件130所连接的构件而定。
具体地，主动元件130例如包括栅极GE、通道层CH、源极SE以及漏极DE。栅极GE设置在基板S上，但不限于与基板S直接接触。通道层CH与栅极GE上下相对。源极SE以及漏极DE分别位于通道层CH的相对两侧。
在本实施例中，第一信号线110与栅极GE电性连接，且第二信号线120与源极SE电性连接，因此第一信号线110作为扫描线，且第二信号线120作为数据线。在另一个实施例中，当第一信号线110与源极SE电性连接，且第二信号线120与栅极GE电性连接时，则第一信号线110作为数据线，且第二信号线120作为扫描线。
本实施例的第一信号线110与栅极GE例如由第一金属层图案化而成，且第二信号线120、源极SE以及漏极DE例如由第二金属层图案化而成。所述第一、第二金属层仅是用以区别不同道制造过程所形成的膜层，而非用以限定两者形成的先后顺序。在实际制造过程中，第一金属层可制作于第二金属层之前或之后。
在本实施例中，各主动元件130例如为底栅极薄膜晶体管，亦即是第一信号线110与栅极GE制作于第二信号线120、源极SE以及漏极DE之前，且栅极GE、通道层CH以及源极SE(与漏极DE)依序堆叠于基板S上，使得通道层CH设置在栅极GE的上方，且源极SE以及漏极DE位于通道层CH上。然而，本发明不用以限定主动元件130的种类或叠层架构。
像素阵列100可进一步包括绝缘层GI，且绝缘层GI具有多个开口W1。在本实施例中，开口W1曝露出第一信号线110的局部区域。此外，绝缘层GI位于栅极GE、第一信号线110以及基板S上，并位于栅极GE与通道层CH之间。并且，源极SE以及漏极DE分别由通道层CH延伸至绝缘层GI上。
像素阵列100可进一步包括平坦层OG。平坦层OG位于主动元件130上，且具有多个开口W2。像素电极140设置于平坦层OG上，且通过开口W2与主动元件130电性连接。具体地，像素电极140通过开口W2与主动元件130的漏极DE接触。在本实施例中，每一个像素电极140对应一个主动元件130设置，但本发明不用以限定像素电极140与主动元件130的数量比。
选择线150电性绝缘于第二信号线120且与第一信号线110交错以形成多个交错处。详言之，选择线150沿第二方向D2排列且分别沿第一方向D1延伸。并且，本实施例的选择线150与第二信号线120在第二方向D2上交替排列，但本发明不限于此。
选择线150主要是用以将来自芯片端的信号传递至对应的第一信号线110，使像素阵列100的第一信号线110以及第二信号线120可由显示区的同一边拉线至芯片端而与芯片相接(未绘示)，从而有助于窄化非显示区的宽度，使应用本实施例的像素阵列100的显示装置符合窄边框的设计需求。因此，各选择线150仅与其中第一信号线110电性连接。
由于选择线150与第一信号线110交错，因此选择线150与第一信号线110之间需设置介电层，以避免选择线150与第一信号线110的交错处全部短路，而无法运作。在本实施例中，选择线150与第一信号线110位于不同层，且选择线150例如与第二信号线120位于同一层。详言之，选择线150、第二信号线120、源极SE以及漏极DE例如由第二金属层图案化而成，从而绝缘层GI位于第一信号线110与选择线150之间，且选择线150通过开口W1与第一信号线110接触。此外，平坦层OG更覆盖选择线150。
选择线150与第一信号线110的交错处包括多个第一交错处X1以及多个第二交错处X2。选择线150在第一交错处X1与第一信号线110电性连接，即选择线150在第一交错处X1导通于第一信号线110。换言之，第一交错处X1是对应开口W1设置。
凸出物160设置于选择线150与第一信号线110之间，且位于第二交错处X2。换言之，凸出物160设置在选择线150与第一信号线110导通的位置(开口W1)以外的交错处。也就是选择线150与第一信号线110不在第二交错处X2导通。
光学检测主要是检测光被反射元件(指位于交错处的上层金属，如选择线150或第一信号线110)反射后所得出的灰阶变化作为对比基础。由于位于绝缘层GI侧壁上的选择线150容易将光反射，因此在进行光学检测时，会在第一交错处X1检测出亮点。为改善第一交错处X1的选择线150造成光学检测的干扰，本实施例将凸出物160设置于第二交错处X2，使上层金属(如选择线150)跨越位于第二交错处X2的凸出物160，借由位于凸出物160侧壁上的选择线150将光反射，以在第二交错处X2检测出亮点。并且，通过调变凸出物160的形状，使得在第一交错处X1与第二交错处X2所检测到的亮点图形大致上相同。如此一来，便可在光学检测时，排除假缺陷所造成的干扰，从而能够筛选出实际有缺陷的像素。
在本实施例中，各凸出物160在第一信号线110上的正投影的轮廓例如相同于各开口W1在第一信号线110上的正投影的轮廓。此外，凸出物160例如具有相同的形状及尺寸。并且，凸出物160的数量相同于第二交错处X2的数量，且各凸出物160位于其中第二交错处X2。换言之，每个第二交错处X2皆设置有一个凸出物160。
本实施例的凸出物160并非指绝缘层GI的凸起处。具体地，凸出物160不与绝缘层GI同时形成，且是独立于绝缘层GI的构件。举例而言，凸出物160例如是位于绝缘层GI相对远离第一信号线110一侧的岛状凸出物，且凸出物160不与第一信号线110直接接触。在第一信号线110制作于选择线150之前的架构下，各选择线150跨越数个凸出物160，且选择线150在第二交错处X2的高度大于选择线150在其余位置的高度。
在本实施例中，凸出物160与主动元件130的通道层CH例如位于同一层，也就是凸出物160位于绝缘层GI与选择线150之间。并且，凸出物160例如采用通道层CH的材质，也就是凸出物160的材质不同于绝缘层的材质，并且凸出物160可与通道层CH同时图案化而成。如此，则可不用增加另一道制造过程以制作凸出物。换言之，本实施例的像素阵列100可在原有的制造过程道数下完成凸出物160的制作。
在图2B至图2G中，像素阵列100的实施型态为第一信号线110制作于第二信号线120以及选择线150之前，且主动元件130采用底栅极薄膜晶体管的架构，但本发明不限于此。图3A是图2A中区域B的另一种像素阵列的放大示意图。图3B至图3F分别是图3A中剖线F-F、G-G、H-H、I-I、J-J的剖面示意图。请参阅图3A至图3F，本实施例的像素阵列200大致相同于图2B至图2G的像素阵列100，且相同的构件以相同的标号表示，在此便不再赘述相应的内容。
主要差异在于，本实施例的第一信号线110制作于第二信号线120以及选择线150之后，且主动元件130a采用顶栅极薄膜晶体管的架构。详言之，第二信号线120(以及选择线150、源极SE、漏极DE)、通道层CH(以及凸出物160)、绝缘层GI、栅极GE(以及第一信号线110)依序地设置在基板S上。并且，绝缘层GI更具有开口W3，其中开口W2与开口W3相连通，且像素电极140通过开口W2与开口W3与漏极DE接触。此外，第二交错处X2的上层金属为第一信号线110，其中绝缘层GI的开口W1曝露出选择线150的部分区域，而第一信号线110通过开口W1与对应的选择线150接触。并且，各第一信号线110跨越数个凸出物160，且第一信号线110在第二交错处X2的高度大于第一信号线110在其余位置的高度。
在像素阵列100、200的架构下，第一信号线110与栅极GE电性连接而用以传递扫描信号，且第二信号线120与源极SE电性连接而用以传递数据信号，但本发明不限于此。以下以图4及图5说明第一信号线110用以传递扫描信号且第二信号线120用以传递数据信号的实施例。图4及图5是图2A中区域B的其他种像素阵列的放大示意图。请参阅图4及图5，图4及图5实施例的像素阵列300、400大致相同于图2A及图3A的像素阵列100、200，且相同的元件以相同的标号表示，在此便不再赘述相应的内容。
与图2A及图3A的主要差异在于，图4及图5的第一信号线110与源极SE电性连接而用以传递数据信号，且第二信号线120与栅极GE电性连接而用以传递扫描信号。此外，图4与图5的主要差异在于，图4中的主动元件130b采用底栅极薄膜晶体管的架构，而图5中的主动元件130c采用顶栅极薄膜晶体管的架构，其中图4中的主动元件130b、第一交错处X1以及第二交错处X2的剖面示意图可参阅图2C的内容，且图5中的主动元件130c、第一交错处X1以及第二交错处X2的剖面示意图可参阅图3B的内容，在此便不再赘述。
综上所述，本发明的像素阵列在第二交错处设置凸出物，使得在第一交错处与第二交错处所检测到的图形大致上相同，以便排除因桥接处图形所产生的假缺陷的干扰。
以上所述，仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (13)
1.一种像素阵列，其特征在于包括：
多条第一信号线；
多条第二信号线，电性绝缘于上述第一信号线，且与上述第一信号线交错；
多个主动元件，分别与其中该第一信号线以及其中该第二信号线电性连接；
多个像素电极，与上述主动元件电性连接；
多条选择线，电性绝缘于上述第二信号线，且与上述第一信号线交错以形成多个交错处，上述交错处包括多个第一交错处以及多个第二交错处，上述选择线在上述第一交错处与上述第一信号线电性连接；以及
多个凸出物，设置于上述选择线与上述第一信号线之间，且位于上述第二交错处。
2.根据权利要求1所述的像素阵列，其特征在于：更包括绝缘层，至少位于上述第一信号线以及上述选择线之间，且上述凸出物位于该绝缘层与上述选择线之间，其中该绝缘层具有对应上述第一交错处的多个开口，上述第一选择线通过上述开口与上述第一信号线接触。
3.根据权利要求2所述的像素阵列，其特征在于：其中各该凸出物在该第一信号线上的正投影的轮廓相同于各该开口在该第一信号线上的正投影的轮廓。
4.根据权利要求2所述的像素阵列，其特征在于：其中各该主动元件包括栅极、通道层、源极以及漏极，该通道层与该栅极上下相对且该绝缘层位于该通道层与该栅极之间，该源极以及该漏极分别位于该通道层的相对两侧。
5.根据权利要求4所述的像素阵列，其特征在于：其中上述凸出物与上述主动元件的上述通道层位于同一层。
6.根据权利要求4所述的像素阵列，其特征在于：其中各该选择线跨越多个上述凸出物，且上述选择线在上述第二交错处的高度大于上述选择线在其余位置的高度。
7.根据权利要求4所述的像素阵列，其特征在于：其中各该第一信号线跨越多个上述凸出物，且上述第一信号线在上述第二交错处的高度大于上述第一信号线在其余位置的高度。
8.根据权利要求2所述的像素阵列，其特征在于：其中上述凸出物的材质不同于该绝缘层的材质。
9.根据权利要求1所述的像素阵列，其特征在于：其中上述凸出物的数量相同于上述第二交错处的数量，且各该凸出物位于其中该第二交错处。
10.根据权利要求1所述的像素阵列，其特征在于：其中上述凸出物具有相同的形状及尺寸。
11.根据权利要求1所述的像素阵列，其特征在于：其中各该凸出物为岛状凸出物。
12.根据权利要求1所述的像素阵列，其特征在于：其中上述凸出物不与上述第一信号线直接接触。
13.根据权利要求1所述的像素阵列，其特征在于：其中各该选择线仅与其中该第一信号线电性连接。
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