CN108089839A - 一种基于fpga实现互相关运算的方法 - Google Patents

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Abstract

本发明公开了一种基于现场可编程门阵列(FPGA)实现互相关运算的方法。首先通过AD采样模块进行两路信号采集，然后将采集到的数据存入FPGA的随机存取存储器(RAM)中，之后从RAM中取出数据进行互相关运算，将运算的结果通过以太网发送给上位机，最终实现了基于FPGA对两路信号的互相关运算。

Description

一种基于FPGA实现互相关运算的方法
【技术领域】
本发明属于空间定位问题中高速实时信号处理领域，对信号进行互相算运算找到两路信号的时间差。AD采样模块采用双通道12bit AD采集模块AN926，FPGA采用 Altera公司的CYCLONE IV系列，型号为EP4CE15F23C8。通过RAM地址的依次增加，每次从该地址中取出多个数据，之后送入多路乘累加器进行并行运算，大大提高了运算速度，最终在较短时间内实现两路信号的互相关运算。
【背景技术】
在空间定位问题中，两路信号的时间差是一个重要的参数，通过这个时间差可以实现空间精确的定位，而互相关运算是找到这个时间差重要的方法。
目前，对两路信号进行互相关运算主要是依靠软件来实现，而软件执行速度和效率较低，无法满足对高速信号的实时处理，而采用硬件FPGA来实现则可以充分利用硬件资源，大大提高运算速度，从而实现了空间定位的实时性。
【发明内容】
该方法利用FPGA实现两路信号的互相关运算，其主要内容包含以下几个方面：
1、AD采集数据
采用双通道12bit AD采集模块AN926对两路模拟信号进行采样，采样频率定义为1MHZ，采样时间为8ms，即采样结束以后得到两组8000个12bit的数据。
2、数据写入RAM
在FPGA上配置两个双口RAM，数据深度为96bit，即每个RAM地址中写入8个 12bit的数据，长度配置为2000。其中第一组数据从RAM1的addr＝1000开始写入，每八个一组随着地址的增加依次存放，直到addr＝1999时，数据刚好全部写入。而第二组数据从RAM2的addr＝0开始写入，每八个一组随着地址的增加依次存放，直到 addr＝999时，数据刚好全部写入。而RAM1的addr＝0到addr＝999和RAM2的addr＝1000 到addr＝1999都写入0。这样做的目的是为了互相关运算的方便。
数据写入完成以后RAM的存储状态见图1。
3、从RAM中读出数据和互相关运算
互相关运算是一个移位乘累加的过程，因此从RAM中读出数据有一个地址循环的过程，每来一个时钟的上升沿从当前地址中读出数据，然后地址加一，直到下一个时钟上升沿到达时，再次读出当前地址中的数据，因此数据的读取是一个比较耗时的过程，为了尽快地缩短数据读取的时间，这里所用的时钟频率为100MHZ。
我们选择第一路数据固定，第二路数据左右移位来进行乘累加运算，即RAM1 固定，RAM2左右移位。在第一遍读出数据时，RAM1和RAM2都从addr＝0开始，当时钟上升沿到达时，我们分别读出了五个数据，见图2。然后需要配置64个乘累加器和8个八位并行加法器，其中每8个乘累加器和1个加法器为一组，共八组，然后利用它们进行并行的乘累加运算。这里定义一个8*12bit的数组C，初始值全部为0，见图3。
Addr
第一组乘累加器分别进行如下运算：A1*B1，A2*B2，A3*B3，A4*B4，A5*B5，A6*B6，A7*B7，A8*B8。加法器将上述八个结果相加。这实现了对第二路信号移位数为-8000 的前八组数据的乘累加运算。
第二组乘累加器分别进行如下运算：A1*C8，A2*B1，A3*B2，A4*B3，A5*B4，A6*B5，A7*B6，A8*B7。加法器将上述八个结果相加。这实现了对第二路信号移位数为-7999 的前八组数据的乘累加运算。
第三组乘累加器分别进行如下运算：A1*C7，A2*C8，A3*B1，A4*B2，A5*B3，A6*B4，A7*B5，A8*B6。加法器将上述八个结果相加。这实现了对第二路信号移位数为-7998 的前八组数据的乘累加运算。
第四组乘累加器分别进行如下运算：A1*C6，A2*C7，A3*C8，A4*B1，A5*B2，A6*B3，A7*B4，A8*B5。加法器将上述八个结果相加。这实现了对第二路信号移位数为-7997 的前八组数据的乘累加运算。
第五组乘累加器分别进行如下运算：A1*C5，A2*C6，A3*C7，A4*C8，A5*B1，A6*B2，A7*B3，A8*B4。加法器将上述八个结果相加。这实现了对第二路信号移位数为-7996 的前八组数据的乘累加运算。
第六组乘累加器分别进行如下运算：A1*C4，A2*C5，A3*C6，A4*C7，A5*C8，A6*B1，A7*B2，A8*B3。加法器将上述八个结果相加。这实现了对第二路信号移位数为-7995 的前八组数据的乘累加运算。
第七组乘累加器分别进行如下运算：A1*C3，A2*C4，A3*C5，A4*C6，A5*C7，A6*C8，A7*B1，A8*B2。加法器将上述八个结果相加。这实现了对第二路信号移位数为-7994 的前八组数据的乘累加运算。
第八组乘累加器分别进行如下运算：A1*C2，A2*C3，A3*C4，A4*C5，A5*C6，A6*C7，A7*C8，A8*B1。加法器将上述八个结果相加。这实现了对第二路信号移位数为-7993 的前八组数据的乘累加运算。
之后RAM1和RAM2地址都增加1，重新读出数据，而RAM2上一次读出的数据赋给数组C，重复上述的乘累加步骤，直到存储在RAM1地址addr＝1999的数据读出进行运算完成以后，八个加法器中得到的数据就是第二路信号移位数分别为-8000， -7999，-7998，-7997，-7996，-7995，-7994，-7993的运算结果。
然后进行第二轮的运算，这时RAM1的初始地址在上一次基础上加一，而RAM2 初始地址依然为0，数组C的初始值依然为0，直到存储在RAM1地址addr＝1999的数据读出进行运算完成以后，八个加法器中得到的数据就是第二路信号移位数分别为 -7992，-7991，-7990，-7989，-7988，-7987，-7886，-7985的运算结果。
也就是经过第N轮运算以后，我们从加法器中得到的八个结果就是第二路信号移位数分别为-8000+8*(N-1)，-7999+8*(N-1)，-7998+8*(N-1)，-7997+8*(N-1)， -7996+8*(N-1)，-7995+8*(N-1)，-7994+8*(N-1)，-7993+8*(N-1)的运算结果。
这样依次进行下去，直到最后一轮(N＝2000)，即RAM1的初始地址为1999，而 RAM2的初始地址为0，运算出第二路信号移位数分别为7992,7993,7994,7995,7996,7997,7998,7999的运算结果，这样就实现了两路信号的互相关运算，最终得到16000个运算数据。
4、运算结果存入RAM
互相关运算过程中每次运算结束后将八个加法器中的结果组成一组存入RAM3中，即每个地址中写入8个运算结果，直到运算结束后，运算的结果也刚好全部写入RAM3。
5、以太网输出运算结果
采用千兆以太网将RAM3中的数据发送给上位机进行进一步的处理，找到峰值所对应的移位数，移位数乘以采样的周期即是我们要求的两路信号的时间差值。
【本发明的优点和积极效果】
本发明利用了大规模FPGA硬件资源丰富的特点，用硬件电路实现了互相关运算，有效提高了数据处理速度，实现了数据检测的实时性。如果采用传统的每个地址中存取一个数据的方法，那么最终的运算时间 t＝16000*(16000+1)/2*10ns＝1.28S，而采用每个地址存取八个数据的方法最终运算时间t＝2000*(2000+1)/2*10ns＝20.01ms，可以看到，运算时间缩短了约64倍，极大地提高了运算速度和效率。
【附图说明】
图1是数据写入完成以后RAM的存储状态；
图2是addr＝0的数据；
图3是数组C；
图4是系统原理框图；
图5是第一路正弦信号；
图6是第二路正弦信号；
图7是互相关运算结果；
图8是互相关运算流程图。
【实例说明】
我们对两路相同的正弦信号进行互相关运算，见图5和图6，其互相关运算结果如图7所示，可以看到，由于两路信号没有时间差，所以峰值出现在中间的位置。

Claims (1)

1.一种基于FPGA实现互相关运算的方法，其有以下两个主要特征：
1、该运算方法通过AD采样模块进行数据采集，将模拟信号转换为数字信号，然后利用FPGA硬件资源丰富的特点，采用硬件电路实现两路信号的互相关运算。
2、该方法比传统的从FPGA的RAM地址取出单一数据进行乘累加运算具有更高的速度和效率，可以充分利用FPGA并行运算的特点，将运算时间降低几十倍甚至百倍。
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