CN102684831A - 一种数字多通道相关处理系统及用于该系统中的缓存模块的输出方法 - Google Patents

Abstract

本发明公开了一种数字多通道相关处理系统，包括至少一个采集处理模块、至少一个数据发送模块、至少一个数据接收模块和至少一个相关处理模块，采集处理模块将输入的多通道中频模拟信号进行数字采样和正交滤波处理并打包成帧发送到数据发送模块，数据发送模块将接收的数据帧根据采样时刻分时隙输出到数据接收模块，数据接收模块将接收的数据帧根据采样时刻打包输出到相关处理模块，相关处理模块将接收的数据包进行解包，相关运算并打包成帧输出。本发明还公开了一种用于该系统中的缓存模块的输出方法。本发明的数字多通道相关处理系统及缓存模块的输出方法硬件复杂度低，系统可扩展性高，处理结构通用性强，系统消耗资源少，应用灵活度大。

Description

一种数字多通道相关处理系统及用于该系统中的缓存模块的输出方法

技术领域

本发明涉及数字信号处理领域，尤其涉及一种数字多通道相关处理系统及用于该系统中的缓存模块的输出方法。

背景技术

相关运算是数字信号处理领域中一种常用的运算形式，用来衡量两个信号的相似程度，并由此提取应用所需的信息。相关运算函数分为自相关和互相关两种，其中自相关函数用来研究信号本身的信息，例如信号波形的同步性、周期性等；互相关函数用来研究信号之间的信息，例如两信号的到达时差、一致性等。

随着阵列信号处理技术的发展，数字信号处理系统逐渐向多通道拓展。但是阵列信号处理技术在实际的集成电路设计和工程实现中，数字多通道的相关处理往往面临很多的难点。高性能阵列信号处理系统通常要求通道间的采样同步误差在十皮秒量级，模拟信号带宽在百兆赫兹量级，数字量化位数在8位及以上，这样就对硬件电路的采集、传输和处理带来了很大的压力，使得传统的集中式处理结构很难再适用。

经对现有技术文献检索发现，专利号为200810145389.3的中国专利，专利名称为：用于全球导航卫星系统接收器的相关运算系统及其方法，该专利中提出了一种用于全球导航卫星系统接收器的相关运算系统及其方法，该方法使用快速傅里叶转换引擎以执行相关运算并利用后端快速傅里叶转换来提升接收器的性能，但是其不足之处在于：该方法在一般情况的相关处理系统要求中能提高运算速度，但是无法适用于多通道、高数据传输和处理流量的复杂阵列信号处理系统。

发明内容

鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种适用于多通道、高数据传输和处理流量的复杂阵列信号处理系统中的硬件复杂度低、系统可扩展性高并且处理结构通用性强、系统消耗资源少、应用灵活度大的数字多通道相关处理系统及用于该系统中的缓存模块的输出方法。

为实现上述目的，本发明提供了一种数字多通道相关处理系统，包括至少一个采集处理模块、至少一个数据发送模块、至少一个数据接收模块和至少一个相关处理模块，其中，所述采集处理模块和所述数据发送模块数量相同，所述数据接收模块和所述相关处理模块数量相同，所述采集处理模块对数字多通道相关处理系统输入的多通道中频模拟信号进行数字采样和正交滤波处理，将正交滤波处理结果打包成帧输出到所述数据发送模块，所述数据发送模块将从所述采集处理模块接收的数据帧，根据数据帧的采样时刻分时隙输出到不同的所述数据接收模块，所述数据接收模块将从多个所述数据发送模块接收的数据帧，根据数据帧的采样时刻打包输出到所述相关处理模块，所述相关处理模块将从所述数据接收模块接收的数据包进行解包，将解包得到的数据进行相关运算，将相关运算处理结果打包成帧输出。

进一步地，所述采集处理模块包括模拟数字转换器模块、正交滤波器模块和正交滤波成帧器模块，其中所述模拟数字转换器模块将数字多通道相关处理系统输入的中频模拟信号进行采样得到数字信号，输出到所述正交滤波器模块，所述正交滤波器模块将从所述模拟数字转换器模块接收的数字信号进行正交滤波处理得到同相和正交两路数据，输出到所述正交滤波成帧器模块，所述正交滤波成帧器模块将从多个所述正交滤波器模块接收的同相和正交数据进行缓存，根据采样时刻以固定格式将数据打包成帧，输出到所述数据发送模块。

进一步地，所述数据发送模块将从所述采集处理模块接收的数据帧根据采样时刻分为若干个循环时隙，其中循环时隙个数与所述数据接收模块个数相同，将数据帧按照时隙标号输出到对应的所述数据接收模块。

进一步地，所述数据接收模块对从多个所述数据发送模块接收的数据帧，将相同采样时刻的数据帧作为一个数据包，按照采样时刻先后顺序依次输出到所述相关处理模块。

进一步地，所述相关处理模块包括正交滤波解包器模块、相关运算器模块、累加运算器模块和相关处理成帧器模块，其中所述正交滤波解包器模块将从所述数据接收模块接收的数据包进行解包，将解包得到的数据根据采样时刻输出到所述相关运算器模块，所述相关运算器模块将从所述正交滤波解包器接收的数据通过复数乘累加器进行每个通道数据的自相关和不同通道之间数据的互相关运算，将相关运算结果输出到所述累加运算器模块，所述累加运算器模块将从多个所述相关运算器模块接收的相关运算结果通过累加器进行累加运算，将累加运算结果输出到所述相关处理成帧器模块，所述相关处理成帧器模块将从所述累加运算器模块接收的累加运算结果进行缓存，以固定格式将累加运算结果打包成帧，进行输出。

进一步地，所述正交滤波解包器模块将从所述数据接收模块接收的数据包进行解包，将解包得到数据根据采样时刻分为若干个循环组，其中循环组个数与所述相关运算器模块个数相同，将数据按照组标号输出到对应的所述相关运算器模块。

进一步地，所述相关运算器模块包括全组缓存模块、单组缓存模块和相关运算矩阵模块，其中所述全组缓存模块对从所述正交滤波解包器模块接收的数据进行缓存，输出到所述单组缓存模块和所述相关运算矩阵模块，所述单组缓存模块对从所述全组缓存模块接收的数据进行缓存，输出到所述相关运算矩阵模块，所述相关运算矩阵模块对从所述全组缓存模块和所述单组缓存模块接收的数据通过复数乘累加器进行每个通道数据的自相关和不同通道之间数据的互相关运算，将相关运算结果输出到所述累加运算器模块。

进一步地，所述全组缓存模块将从所述正交滤波解包器模块接收的M个通道的数据分成N组，其中M/N为正整数，组号为1至N，所述单组缓存模块将从所述全组缓存模块接收的1组数据进行缓存，所述相关运算矩阵模块包含两个输入端口，由(M/N)²个复数乘累加器构成，完成分别由两个输入端口输入的2组数据的相关运算，其中每组数据包含M/N个通道的数据。

为实现上述目的，本发明还提供了一种用于上述数字多通道相关处理系统中的全组缓存模块和单组缓存模块进行输出的方法，包括以下步骤：

步骤1)初始化，起始组号k＝1；

步骤2)若k＜N，全组缓存模块将第k组数据输出到单组缓存模块和相关运算矩阵模块两个输入端口，转至步骤3)，若k＝N，全组缓存模块将第k组数据输出到相关运算矩阵模块两个输入端口，结束操作；

步骤3)单组缓存模块将存储的第k组数据输出到相关运算矩阵模块第二输入端口，全组缓存模块将第k+1至第N组数据按照组号由小到大顺序依次输出到相关运算矩阵模块第一输入端口，输出完毕后令k＝k+1，转至步骤2)。

本发明的有益效果在于：该数字多通道相关处理系统适用于多通道、高数据传输和处理流量的复杂阵列信号处理系统，其硬件复杂度低、系统可扩展性高并且处理结构通用性强、系统消耗资源少、应用灵活度大。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是本发明的数字多通道相关处理系统结构图；

图2是本发明的数字多通道相关处理系统中采集处理模块的结构图；

图3是本发明的数字多通道相关处理系统中相关处理模块的结构图；

图4是本发明的数字多通道相关处理系统中相关运算器模块的结构图。

具体实施方式

下面结合附图来具体说明本发明的实施例。

本实施例结合一个微波成像系统中的数字多通道相关处理系统进行说明，整个系统的输入信号为24个通道的中频模拟信号，输出为24个通道的两两互相关和自相关运算结果，计算表达式为：

$R(i,j)=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}{x}_i\left[n\right]x_j^{*}\left[n\right]$ i，j＝1，2，……，24

其中x[n]为各通道数字采样信号，R(i，j)为第i通道和第j通道相关运算结果，N为相关累积样点个数。

本发明提出的一种数字多通道相关处理系统，包括至少一个采集处理模块、至少一个数据发送模块、至少一个数据接收模块和至少一个相关处理模块，其中，所述采集处理模块和所述数据发送模块数量相同，所述数据接收模块和所述相关处理模块数量相同，采集处理模块对数字多通道相关处理系统输入的多通道中频模拟信号进行数字采样和正交滤波处理，将正交滤波处理结果打包成帧输出到数据发送模块，数据发送模块将从采集处理模块接收的数据帧，根据数据帧的采样时刻分时隙输出到不同的数据接收模块，数据接收模块将从多个数据发送模块接收的数据帧，根据数据帧的采样时刻打包输出到相关处理模块，相关处理模块将从数据接收模块接收的数据包进行解包，将解包得到的数据进行相关运算，将相关运算处理结果打包成帧输出。

如图1所示，本实施例中数字多通道相关处理系统，包括3个采集处理模块、3个数据发送模块、3个数据接收模块和3个相关运算处理模块，其中采集处理模块将数字多通道相关处理系统输入的8个通道的中频模拟信号进行数字采样和正交滤波处理，将正交滤波处理结果打包成帧输出到数据发送模块，每个数据发送模块将从1个采集处理模块接收的数据帧，根据数据帧的采样时刻分时隙输出到3个数据接收模块。数据接收模块将从3个数据发送模块接收的数据帧，根据数据帧的采样时刻打包输出到1个相关处理模块，相关处理模块将从1个数据接收模块输入的数据包进行解包，将解包得到的数据进行相关运算，将相关运算处理结果打包成帧输出。

本实施例中系统在硬件实现时，上述每个模块分别对应一块电路板，每种模块对应一种电路板，因而系统总共包含4种电路板。所有电路板放置在一个工业控制计算机的机箱内，完成实时、全吞吐率的数字相关处理运算。每种电路板上核心的处理器件为FPGA(现场可编程逻辑门阵列，Field ProgrammableGate Array)，通过FPGA完成整个系统的处理和控制。

采集处理模块包括模拟数字转换器模块、正交滤波器模块和正交滤波成帧器模块。其中模拟数字转换器模块将数字多通道相关处理系统输入的中频模拟信号进行采样得到数字信号，输出到正交滤波器模块，正交滤波器模块将从模拟数字转换器模块接收的数字信号进行正交滤波处理得到同相和正交两路数据，输出到正交滤波成帧器模块，正交滤波成帧器模块将从多个正交滤波器模块接收的同相和正交数据进行缓存，根据采样时刻以固定格式将数据打包成帧，输出到数据发送模块。

如图2所示，本实施例中采集处理模块包括8个模拟数字转换器、8个正交滤波器和1个正交滤波成帧器，其中模拟数字转换器模块对数字多通道相关处理系统输入的中频模拟信号进行采样，采样频率为500MHz，量化位数为8位，将采样得到的数字信号输出到1个正交滤波器模块，正交滤波器模块将从1个模拟数字转换器模块接收的数字信号进行正交滤波处理得到同相和正交两路数据，根据中频模拟信号输入功率和正交滤波器的增益，截取同相和正交数据的各4位有效数据，输出到1个正交滤波成帧器模块，正交滤波成帧器模块将从8个正交滤波器接收的同相和正交数据进行缓存，根据采样时刻将数据打包成帧，其中每帧为1024字节，包括24字节帧头和1000字节数据，帧头部分记录帧的类型、序号和采集时刻等信息，数据部分存储1000个采样数据的正交滤波结果，将数据帧输出到1个数据发送模块。

数据发送模块将从采集处理模块接收的数据帧根据采样时刻分为若干个循环时隙，其中循环时隙个数与数据接收模块个数相同，将数据帧按照时隙标号输出到对应的数据接收模块。

本实施例中数据发送模块将从1个采集处理模块接收的数据帧根据采样时刻分为3个循环时隙，将数据帧按照时隙标号输出到对应的3个数据接收模块。

数据接收模块对从多个数据发送模块接收的数据帧，将相同采样时刻的数据帧作为一个数据包，按照采样时刻先后顺序依次输出到相关处理模块。

本实施例中数据接收模块对从3个数据发送模块接收的数据帧，将相同采样时刻的数据帧作为一个数据包，按照采样时刻先后顺序依次输出到1个相关处理模块。

相关处理模块包括正交滤波解包器模块、相关运算器模块、累加运算器模块和相关处理成帧器模块，其中正交滤波解包器模块将从数据接收模块接收的数据包进行解包，将解包得到的数据根据采样时刻输出到相关运算器模块，相关运算器模块将从正交滤波解包器接收的数据通过复数乘累加器进行每个通道数据的自相关和不同通道之间数据的互相关运算，将相关运算结果输出到累加运算器模块，累加运算器模块将从多个相关运算器模块接收的相关运算结果通过累加器进行累加运算，将累加运算结果输出到相关处理成帧器模块，相关处理成帧器模块将从累加运算器模块接收的累加运算结果进行缓存，以固定格式将累加运算结果打包成帧，进行输出。

如图3所示，本实施例中相关处理模块包括1个正交滤波解包器模块、13个相关运算器模块、1个累加运算器模块和1个相关处理成帧器模块，其中正交滤波解包器模块将从数据接收模块接收的数据包进行解包，将解包得到的24个通道的数据根据采样时刻输出到13个并行的相关运算器模块。相关运算器模块将从正交滤波解包器接收的24个通道的数据通过复数乘累加器进行每个通道数据的自相关和不同通道之间数据的互相关运算，将相关运算结果输出到累加运算器模块。累加运算器模块将从13个相关运算器模块接收的相关运算结果通过累加器，根据相关累积处理时间长度参数控制进行1000～1000000帧数据的累加运算，将累加运算结果输出到相关处理成帧器模块。相关处理成帧器模块将从累加运算器模块接收的累加运算结果进行缓存，将数据打包成帧，其中每帧为8192字节，包含64字节帧头和8128字节数据，帧头部分记录帧的类型、序号、采集时刻等信息，数据部分存储24个通道276路互相关运算结果和24路自相关运算结果，最后将数据帧进行输出。

本实施例中相关处理模块完成24个通道通过3个采集处理模块得到的3个循环时隙中1个时隙数据帧的相关运算，最后将3个相关处理模块得到的3个时隙数据帧的相关运算结果求和，得到24个通道数据完整的相关运算结果，计算表达式为：

$R(i,j)=\underset{n=1}{\overset{M}{\mathrm{\Σ}}}{x}_i\left[n\right]x_j^{*}\left[n\right]+\underset{n=M+1}{\overset{2M}{\mathrm{\Σ}}}{x}_i\left[n\right]x_j^{*}\left[n\right]+\underset{n=2M+1}{\overset{3M}{\mathrm{\Σ}}}{x}_i\left[n\right]x_j^{*}\left[n\right]$ i，j＝1，2，……，24

其中x[n]为各通道数字采样信号，R(i，j)为第i通道和第j通道的相关运算结果，M为每个相关处理模块相关累积样点个数。

正交滤波解包器模块将从数据接收模块接收的数据包进行解包，将解包得到数据根据采样时刻分为若干个循环组，其中循环组个数与相关运算器模块个数相同，将数据按照组标号输出到对应的相关运算器模块。

本实施例中正交滤波解包器将将从数据接收模块接收的数据包进行解包，将解包得到的24个通道的数据根据采样时刻分为13个循环组，每组包含24个通道的250个数据，将数据按照组标号输出到13个对应的相关处理器。

相关运算器模块包括全组缓存模块、单组缓存模块和相关运算矩阵模块，其中全组缓存模块对从正交滤波解包器模块接收的数据进行缓存，输出到单组缓存模块和相关运算矩阵模块，单组缓存模块对从全组缓存模块接收的数据进行缓存，输出到相关运算矩阵模块，相关运算矩阵模块对从全组缓存模块和单组缓存模块接收的数据通过复数乘累加器进行每个通道数据的自相关和不同通道之间数据的互相关运算，将相关运算结果输出到累加运算器模块。

如图4所示，本实施例的相关运算器模块包括1个全组缓存模块、1个单组缓存模块和1个相关运算矩阵模块，其中全组缓存模块对从正交滤波解包器模块接收的数据进行缓存，输出到单组缓存模块和相关运算矩阵模块。单组缓存模块对从全组缓存模块接收数据进行缓存，输出到相关运算矩阵模块。相关运算矩阵模块对从全组缓存模块和单组缓存模块接收的数据通过复数乘累加器进行每个通道数据的自相关和不同通道之间数据的互相关运算，将相关运算结果输出到累加运算器模块。

本实施例的全组缓存模块将从正交滤波解包器模块接收的24个通道的数据分成6组，组号为1至6。单组缓存模块将从全组缓存模块接收的1组数据进行缓存。相关运算矩阵模块包含A、B两个输入端口，由16个复数乘累加器构成，完成分别由A、B端口输入的2组数据的相关运算，其中每组数据包含4个通道的数据。全组缓存模块和单组缓存模块的输出方法包括以下步骤：

步骤1)初始化，起始组号k＝1；

步骤2)若k＜6，全组缓存模块将第k组数据输出到单组缓存模块和相关运算矩阵模块A、B输入端口，转至步骤3)，若k＝6，全组缓存模块将第k组数据输出到相关运算矩阵模块A、B输入端口，结束操作；

步骤3)单组缓存模块将存储的第k组数据输出到相关运算矩阵模块B输入端口，全组缓存模块将第k+1至第6组数据按照组号由小到大顺序依次输出到相关运算矩阵模块A输入端口，输出完毕后令k＝k+1，转至步骤2)。

最后将3个相关处理模块的输出结果传输到后续的主控计算机，由主控计算机完成最终的累加运算，根据系统设置的相关累积时间长度参数，得到各个通道的数据在12毫秒～12秒内的互相关和自相关运算结果。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思做出诸多修改和变化。因此，凡本技术领域的技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (9)

1.一种数字多通道相关处理系统，其特征在于，包括至少一个采集处理模块、至少一个数据发送模块、至少一个数据接收模块和至少一个相关处理模块，其中，所述采集处理模块和所述数据发送模块数量相同，所述数据接收模块和所述相关处理模块数量相同，所述采集处理模块对数字多通道相关处理系统输入的多通道中频模拟信号进行数字采样和正交滤波处理，将正交滤波处理结果打包成帧输出到所述数据发送模块，所述数据发送模块将从所述采集处理模块接收的数据帧，根据数据帧的采样时刻分时隙输出到不同的所述数据接收模块，所述数据接收模块将从多个所述数据发送模块接收的数据帧，根据数据帧的采样时刻打包输出到所述相关处理模块，所述相关处理模块将从所述数据接收模块接收的数据包进行解包，将解包得到的数据进行相关运算，将相关运算处理结果打包成帧输出。

2.如权利要求1所述的数字多通道相关处理系统，其中，所述采集处理模块包括模拟数字转换器模块、正交滤波器模块和正交滤波成帧器模块，其中所述模拟数字转换器模块将数字多通道相关处理系统输入的中频模拟信号进行采样得到数字信号，输出到所述正交滤波器模块，所述正交滤波器模块将从所述模拟数字转换器模块接收的数字信号进行正交滤波处理得到同相和正交两路数据，输出到所述正交滤波成帧器模块，所述正交滤波成帧器模块将从多个所述正交滤波器模块接收的同相和正交数据进行缓存，根据采样时刻以固定格式将数据打包成帧，输出到所述数据发送模块。

3.如权利要求1或2所述的数字多通道相关处理系统，其中，所述数据发送模块将从所述采集处理模块接收的数据帧根据采样时刻分为若干个循环时隙，其中循环时隙个数与所述数据接收模块个数相同，将数据帧按照时隙标号输出到对应的所述数据接收模块。

4.如权利要求3所述的数字多通道相关处理系统，其中，所述数据接收模块对从多个所述数据发送模块接收的数据帧，将相同采样时刻的数据帧作为一个数据包，按照采样时刻先后顺序依次输出到所述相关处理模块。

5.如权利要求4所述的数字多通道相关处理系统，其中，所述相关处理模块包括正交滤波解包器模块、相关运算器模块、累加运算器模块和相关处理成帧器模块，其中所述正交滤波解包器模块将从所述数据接收模块接收的数据包进行解包，将解包得到的数据根据采样时刻输出到所述相关运算器模块，所述相关运算器模块将从所述正交滤波解包器接收的数据通过复数乘累加器进行每个通道数据的自相关和不同通道之间数据的互相关运算，将相关运算结果输出到所述累加运算器模块，所述累加运算器模块将从多个所述相关运算器模块接收的相关运算结果通过累加器进行累加运算，将累加运算结果输出到所述相关处理成帧器模块，所述相关处理成帧器模块将从所述累加运算器模块接收的累加运算结果进行缓存，以固定格式将累加运算结果打包成帧，进行输出。

6.如权利要求5所述的数字多通道相关处理系统，其中，所述正交滤波解包器模块将从所述数据接收模块接收的数据包进行解包，将解包得到数据根据采样时刻分为若干个循环组，其中循环组个数与所述相关运算器模块个数相同，将数据按照组标号输出到对应的所述相关运算器模块。

7.如权利要求6所述的数字多通道相关处理系统，其中，所述相关运算器模块包括全组缓存模块、单组缓存模块和相关运算矩阵模块，其中所述全组缓存模块对从所述正交滤波解包器模块接收的数据进行缓存，输出到所述单组缓存模块和所述相关运算矩阵模块，所述单组缓存模块对从所述全组缓存模块接收的数据进行缓存，输出到所述相关运算矩阵模块，所述相关运算矩阵模块对从所述全组缓存模块和所述单组缓存模块接收的数据通过复数乘累加器进行每个通道数据的自相关和不同通道之间数据的互相关运算，将相关运算结果输出到所述累加运算器模块。

8.如权利要求7所述的数字多通道相关处理系统，其中，所述全组缓存模块将从所述正交滤波解包器模块接收的M个通道的数据分成N组，其中M/N为正整数，组号为1至N，所述单组缓存模块将从所述全组缓存模块接收的1组数据进行缓存，所述相关运算矩阵模块包含两个输入端口，由(M/N)²个复数乘累加器构成，完成分别由两个输入端口输入的2组数据的相关运算，其中每组数据包含M/N个通道的数据。

9.如权利要求8所述的数字多通道相关处理系统中的全组缓存模块和单组缓存模块进行输出的方法，其特征在于，包括以下步骤：

步骤1)初始化，起始组号k＝1；

步骤2)若k＜N，全组缓存模块将第k组数据输出到单组缓存模块和相关运算矩阵模块两个输入端口，转至步骤3)，若k＝N，全组缓存模块将第k组数据输出到相关运算矩阵模块两个输入端口，结束操作；

步骤3)单组缓存模块将存储的第k组数据输出到相关运算矩阵模块第二输入端口，全组缓存模块将第k+1至第N组数据按照组号由小到大顺序依次输出到相关运算矩阵模块第一输入端口，输出完毕后令k＝k+1，转至步骤2)。

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