CN101231632A - 应用fpga进行浮点fft处理的方法 - Google Patents

Abstract

本发明公开了一种应用FPGA进行浮点FFT处理的方法，它涉及信号处理技术领域，其目的是为了避免现有FFT处理方法的不足，该方法能在较短的时钟周期内完成整个FFT处理，并在运算效率上超过采用通用DSP的处理方法。该方法的实现过程是：输入数据处理为浮点数；浮点数据按顺序存入中间数据存储器1；从中间数据存储器1读取数据进行蝶形运算，处理结果存入中间数据存储器2；从中间数据存储器2读取数据进行蝶形运算，处理结果存入中间数据存储器1；交替进行上述两步操作，直到FFT处理结束；从中间数据存储器1或2中按地址倒序读取运算结果；输出浮点数据处理为定点数，并与浮点结果一起输出。本发明可应用于雷达、通信、图像等数字信号处理技术领域。

Description

应用FPGA进行浮点FFT处理的方法

技术领域

本发明属于信号处理技术领域，涉及如何使用现场可编程门阵列FPGA芯片设计实现浮点128、256及1024点基2和基4算法的快速傅立叶变换FFT处理，具体地说是一种应用FPGA进行浮点FFT处理的方法，可以广泛应用于雷达、通信、图像等数字信号处理技术领域。

背景技术

随着数字信号处理技术的发展，快速傅立叶变换FFT理论在雷达、图像、通信等领域得到越来越广泛的应用，而如何更加高速时效的在工程上实现FFT处理则变得越来越重要。

传统上，常用的实现FFT处理的方法主要有：(1)利用专用FFT处理芯片进行设计，如TMC2310、A41102等；(2)利用通用可编程数字信号处理DSP)芯片进行设计，目前高速DSP有TMS320C6201、TS101、TS201等。利用专用FFT处理芯片设计是将FFT的处理过程固化在芯片内，为定点运算或块浮点运算；利用DSP进行设计是采用其内部的运算单元和特殊的寻址方式，满足FFT运算的要求，采用定点或者浮点运算，在设计方法上遵循基2或者基4的FFT算法，运算流程上受限于DSP的架构，程序执行采取串行结构。这些实现方式存在的问题主要有：

(1)芯片内的运算单元有限。现有的DSP只有一个或两个运算单元，也就是说在同一时刻最多只能进行一个或两个浮点乘法运算，这将导致FFT处理过程所耗时钟周期很多。因而即便使程序指令执行频率很高，处理时间依然受到限制。

(2)并行处理能力和流水级数有限。不管是FFT专用处理芯片还是通用DSP芯片，为提高运算速度，采取并行处理时均遇到芯片内部物理硬件的限制。对通用DSP芯片来说，由于要进行取指、译码、执行等流水作业的处理，程序运行的流水级数受到限制。

正因为现有进行FFT处理的方法存在上述瓶颈问题，随着现场可编程门阵列FPGA的迅速发展，采用FPGA实现FFT处理开始成为一种新的手段。由于新推出的FPGA内部均有一定数量的数字运算器如乘加器等，内核和较大容量的存储器SRAM，为快速实现较多点数，如1024、2048、4096、8192点的FFT提供了可能。一些FPGA生产厂商如美国的Xilinx公司、Altera公司，也推出了其FFT处理的知识产权IP核函数，但其FFT处理的FPGA实现过程并没有公开。另外，这些公司提出的FFT处理的FPGA实现方法是采用定点或块浮点运算，由于定点或块浮点运算的精度有限，为了防止数据溢出，通常要采用移位处理。在一些高精度运算的场合，常常需要采用浮点运算的方式，在这种情况下，现有FFT处理IP核函数将无法满足要求。

发明内容

本发明的目的是：为了避免上述实现FFT处理方法的不足，提出了一种应用FPGA进行浮点FFT处理的方法，该方法能在较短的时钟周期内完成整个FFT处理，并在运算效率上超过采用通用DSP的处理方法。

本发明的技术方案是：本发明的实现所基于的是基2和基4并行算法模型，这种运算结构的寻址方式固定，利于编程实现。本发明的具体实现步骤如下：

(1)、在FFT处理器接收到运行FFT处理的信号后，首先判断输入数据为定点数还是浮点数，如果是定点数则将其转换为浮点数。

(2)、将上述处理好的输入数据，依顺序存入中间数据存储器1中。

(3)、首先依次在中间数据存储器1中取出两个数据，同时相应的在蝶形因子存储器中读取计算所需蝶形因子，将取出的数据进行蝶形运算处理后所得结果写入中间数据存储器2。循环进行上述操作，直到中间数据存储器1中的全部数据都经过处理。

(4)、然后依次在中间数据存储器2中取出两个数据，同时相应的在蝶形因子存储器中读取计算所需蝶形因子，将取出的数据进行蝶形运算处理后所得结果再写入中间数据存储器1。循环进行上述操作，直到中间数据存储器2中的全部数据都经过处理。

(5)、重复第(3)、(4)步的操作，在中间数据存储器1、2间交替的进行读写操作，直到所有接收到的需要进行FFT处理的信号，经过FFT计算过程结束为止。

(6)、从中间数据存储器1或2中取出结果数据，在其中哪个数据存储器中取数根据FFT处理点数的不同而存在差异。处理奇数级蝶形运算时，从中间数据存储器2中读取结果；处理偶数级蝶形运算时，从中间数据存储器1中读取结果。在读取结果数据的时候，按照地址反序的方式进行读取。

(7)、对结果数据进行浮点转换定点的运算，转换之后的定点结果与浮点结果一起输出。

本发明与现有技术相比具有的优点：

(1)、与采用串行指令操作的DSP，FPGA相比，可以利用并行运算方法的特点极大地提高浮点数处理的运算效率，虽然一般情况下FPGA的指令执行周期要比DSP大，但是在编程中采用流水并行的运算方式可以在大量数据运算的过程中显示出FPGA处理浮点运算的优越性，本发明中的浮点运算器以及蝶形运算就是采用流水的方式。

(2)、FPGA处理FFT运算除了可以采用并行处理提高速度外，由于FPGA内嵌的DSP块内包含有乘法模块，可同时完成多个乘法运算，且在FFT处理中所需各种存储器模块都可以在FPGA内部产生，利用较高规模的FPGA，使用单芯片足以完成多点数的浮点FFT处理。

(3)、与DSP运算性能的比较。采用FPGA设计FFT处理比采用DSP的设计方法在指令运算周期总数上有很大的提高，其中，使用基2的算法周期数为采用DSP时的40％左右，使用基4的算法周期数为采用DSP时的10％左右。

(4)、由于采用了浮点数处理，比现有的采用FPGA处理FFT的方法提高了处理精度，可以应用于各种情况下不受数据类型的限制。

(5)、本发明设计的FFT模块还提供了浮点数与定点数的输入输出接口，可以根据实际情况选择采用哪一种数据格式进行系统的输入和输出。

附图说明

图1是本发明的实现流程图

图2是本发明的浮点加法运算流程图

图3是本发明的浮点乘法运算流程图

图4是本发明的FFT运算流程示意图

图5是本发明的浮点FFT模块的系统结构示意图

图6是本发明的蝶形运算流水操作流程图

图7是本发明的FFT模块框图

图8是本发明的运算结果数据比较图

图9是应用本发明在硬件上实现结果的示意图

具体实施方式

参照图1，它是本发明浮点FFT处理的实现流程图，下面详细介绍本发明中浮点FFT处理运算过程：

(1)、在浮点FFT处理器接收到运行FFT处理信号后，根据外部输入的浮点、定点选择信号来判断输入数据为定点数还是浮点数，如果是定点数，首先对输入数据进行定点转浮点处理。

(2)、将上述处理好的输入数据依顺序存入中间数据存储器1中。

(3)、从全零地址开始每次在中间数据存储器1中取出两个数据，两个数据的地址要求只有最高位的不同，如第一次取数据的两个地址为“00000000”和“10000000”，同时在蝶形因子存储器中读取计算所需蝶形因子。将以上取出的数据进行蝶形运算处理，处理所得到的结果数据顺序写入中间数据存储器2中相邻的两个地址，如第一次计算结果存入的地址为“00000000”和“00000001”。循环进行上述操作，直到中间数据存储器1中的全部数据处理完毕。

(4)、按上述相同的方式，在中间数据存储器2中取出两个数据，同时在蝶形因子存储器中读取计算所需蝶形因子。将以上取出的数据进行蝶形运算处理，处理所得到的数据顺序写入中间数据存储器1中相邻的两个地址。循环进行操作，直到中间数据存储器2中的全部数据处理完毕。

(5)重复第(3)、(4)步的操作，在中间数据存储器1、2间交替的进行读写操作及蝶形运算，直到FFT计算过程结束，假设为256点FFT，则需要进行N＝log₂ 256＝8级蝶形运算，最后所得的结果数据存储在中间数据存储器1。

(6)从中间数据存储器1或2中取出结果数据，在其中哪个数据存储器中取数，根据FFT处理点数的不同而存在差异。处理奇数级蝶形运算时，从中间数据存储器2中读取结果；处理偶数级蝶形运算时，从中间数据存储器1中读取结果。在读取结果数据的时候，按照地址反序的方式进行读取。

(7)在进行数据输出的时候，输出浮点数的同时，进行浮点转换定点的处理并输出定点数结果，同时输出FFT处理结束信号。

参照图2、图3，介绍本发明中的浮点加法与浮点乘法运算方法

本发明中采用的浮点数格式是国际电气及电子工程师协会IEEE规定的标准32位单精度浮点数格式，如下表所示

D31              D30…      D23          D22…                  D0

符号(s)

阶码(e)

尾数(f)

小数点·

浮点数的数值＝(-1)^s×1.f×2^(e-127)，尾数最高位之前隐藏了“1”，也就是说尾数表示的实际数为1.f。它的动态范围为比同样位数的定点数要高出很多，可以适用于精度要求较高的领域。

浮点加法运算的流程为：

(1)比较两浮点数绝对值的大小：首先将两数存储为A和B，如果|A|＞|B|，则两数存储位置不变；如果|A|＜|B|，那么交换A、B两数的存储位置。基本原则就是，在加减计算前对输入操作数进行调整后，A总是对应绝对值大者。绝对值的大小决定是通过比较阶码和尾数来完成的，

(2)把两操作数的尾数f取出并单独进行存储，在尾数最高位前补出隐藏的“1”，改变后的尾数相当于是1.f。

(3)进行对阶操作，根据两操作数价码的差距调整尾数，使尾数相对应，具体操作是B尾数1.f中小数点向左移动，移动位数为两数阶码位的差值。

(4)进行数值计算，根据符号位，将浮点尾数相加或者相减。如果符号位相同执行加法，若符号位相反则执行减法。

(5)规格化处理，整理运算结果，转换成单精度浮点格式后输出。具体实现方法就是找出运算结果的各数据位中为“1”的最高位，并将其后的23位数作为结果数据的尾数，同时对阶码进行相应的调整，符号位与数A的符号位相同。

浮点乘法运算的流程为：

(1)判断输入有没有为0的数，若有则输出为0，否则继续运算。

(2)首先对两个输入数据的符号位进行异或操作得到结果数据的符号位。

(3)对输入数据的尾数进行乘法运算，进行乘法运算前首先在尾数高位补出“1”，再将两数修改后的尾数相乘，阶码相加。

(4)最后对结果进行规格化处理，转化为单精度浮点格式输出。找到尾数为1的最高位，并将其后相应部分存入尾数中，同时对阶码做出相应的调整。

本发明的浮点加法器可以在5个时钟周期内完成浮点数的加法运算，浮点乘法器能够在两个时钟周期内完成浮点数的乘法运算。

参照图4，它是本发明的FFT运算流程示意图。

本发明采用并行处理的FFT算法进行处理，并行处理算法处理数据按自然顺序输入，每一级寻址方法固定，在一级运算处理结束后，数据并不存到原地址位置，而是按自然顺序存储。由于运算中每级的几何结构固定，对于每一级蝶形运算来说，读取和写入地址的顺序完全相同，所以这种结构寻址方便，易于用FPGA编程，而且能够加快FFT的运算速度。最后的结果输出是地址位反序，因此在结果数据输出时程序设计按地址反序读取。每一级蝶形运算箭头上的数字代表蝶形因子数据。

参照图5，它是本发明浮点FFT模块的系统结构示意图。系统结构分为六个模块，它们分别是控制模块、蝶形运算模块、定点浮点转换模块、中间数据存储器1和2、数据选择模块和蝶形因子存储器，各模块的时钟输入为同一信号，下面对它们分别进行介绍：

(1)、控制模块通过计数产生中间数据存储器、蝶形因子存储器以及数据选择模块的地址、使能和控制信号。

(2)、蝶形运算模块的输入数据包括存储在中间数据存储器中的数据和蝶形因子数据，并对其进行蝶形运算，运算结果传送至中间数据存储器。

(3)、定点转浮点模块和浮点转定点模块将操作数进行定点数和浮点数之间的转换。

(4)、系统中的两个中间数据存储器1和2，它们的设计是完全相同的。它们的工作过程是，当一个存储器在一次蝶形运算中为蝶形运算模块提供输入运算数据时，则另一个在蝶形运算结束后作为输出数据的存储器。

(5)、蝶形因子存储器用于存储蝶形因子。

可以看到，结构框图中左上角为FFT输入信号，右上角为FFT输出信号，这只是在经过偶数级蝶形运算后的情况，最终的FFT输出信号还是在中间数据存储器1进行读取。反之，如果FFT需要进行奇数级蝶形运算，最后的输出结果数据将从中间数据存储器2进行读取。

参照图6，它是本发明的蝶形运算流水操作流程图。本发明设计的运算模块采取流水线工作并行处理方式，以加快运算速度。现以基2算法为例，完成蝶形运算模块共需要14个时钟，其中包括数据输入和输出的各一个时钟周期，浮点乘法运算所需的2个时钟周期，两级浮点加法运算所需的各5个时钟周期。如果采用并行算法，每次只能处理一个蝶形运算，那么对于时间的耗费是巨大的，而采用流水线工作并行处理方式可以很好的解决这个问题。

下面举例说明，如图6所示：在第一组数据输入到蝶形运算模块后，开始浮点乘法运算的第一时钟周期时，第二组数据输入到蝶形运算模块；在第一组数据进行到浮点乘法运算的第二时钟周期时，第二组数据开始进行浮点乘法运算的第一时钟周期，同时第三组数据输入蝶形运算模块。依此类推，在多组运算数据输入蝶形运算模块的大部分时间中，每一级运算模块都没有闲置的时间，因而得到了充分利用。

在整个运算过程中，除第一组输出数据需要等待较长时钟周期外，之后的每组数据处理后的结果都可以在一个时钟周期后依次得到，从而提高了整体的运算速度。

参照图7，它是本发明的FFT模块框图，说明本发明FFT模块综合的最终结果。图中时钟信号为各个模块的时序控制，开始运行信号控制整个模块开始进行FFT处理，输出数据传送信号表示FFT处理过程结束，开始传送结果数据，输入数据可以为浮点数据或者定点数据，浮点定点选择信号则是为系统判断数据输入为浮点数还是定点数，数据同时输出浮点结果和定点结果，可以根据实际需要进行选择，FFT模块内部的处理全部为浮点运算。

参照图8，它是本发明的运算结果数据比较图，说明本发明仿真处理结果分析。

输入实验信号为以50MHz采样率进行采样的5MHz频率的正弦信号，其FFT处理的FPGA仿真结果如图8(a)所示，Matlab仿真结果如图8(b)所示，可以看出，FPGA仿真结果与Matlab仿真结果一致，频域尖峰值均在第27个序列处，通过计算可得其代表的频率值为 $f=50\mathrm{MHz}\×\frac{27-1}{256}\≈5.08\mathrm{MHz},$ 与实际输入值基本相同。

参照图9，它是应用本发明在硬件上实现结果的示意图。测试中，在采样周期为24MHz时，分别对1MHz、5MHz、10MHz和12MHz的正弦波进行频谱分析，FFT模块处理上述不同频率的正弦信号在逻辑分析仪上的输出结果分别为图9(a)、(b)、(c)、(d)所示。

根据数字信号处理的理论，对正弦信号来说，FFT分析结果应该有两个对称的谱峰，随着输入信号频率的增大，两个谱峰会逐渐接近，而且输入信号频率要满足奈奎斯特采样定理，即采样频率需要大于输入信号最大频率的两倍，否则会发生频域混叠。从图9的各图中可以观察到这些现象，当输入信号频率为12MHz时，由于采样周期只有24MHz，所以两个谱峰发生了重合，故在图9(d)中只能观察到一个谱峰。

下面分析一下处理结果的正确性，图9(a)中1MHz信号的两个谱峰的时间间隔为9.75us，由于逻辑分析仪的采样周期为10ns(频率100MHz)，FPGA输出频域序列数据的频率为24MHz，可以计算得到逻辑分析仪显示结果所代表的频率为 $f=24\mathrm{MHz}\×\frac{[256-(9.75\mathrm{us}/10\mathrm{ns})/(100\mathrm{Mhz}/24\mathrm{MHz})]/2}{256}\≈1.03\mathrm{MHz},$ 测试值与实际值基本上相符，误差很小。

现对DSP和FPGA分别进行浮点128、256及1024点FFT效率分析，并将测试数据列于表1。

DSP采用的型号为美国AD公司的TS201，时钟频率使用500MHz；FPGA采用的型号为Altera公司的EP1S25，对基2和基4算法分别进行分析，使用的时钟频率为100MHz。在处理FFT所需时间后括号中的数值为处理所需周期数。

表1

从表1中可以看出，虽然采用基2算法的FPGA实现方法处理时间比TS201相比有一定差距，但是指令周期比其有一定提高，而采用基4算法的FPGA实现方法在处理时间和耗费指令周期等方面都要优越。在工程应用中，如果硬件资源允许，采用基4算法的FPGA实现方法显然是首选，然而在能够满足速度的前提下，也可以选择耗费FPGA资源较少的基2处理方法。

表1中TS201的运算效率为官方资料值。

Claims (1)

1.一种应用FPGA进行浮点FFT处理的方法，具体实现步骤如下：

(1)、在FFT处理器接收到运行FFT处理的信号后，首先判断输入数据为定点数还是浮点数，如果是定点数则将其转换为浮点数；

(2)、将上述处理好的输入数据，依顺序存入中间数据存储器1中；

(3)、首先依次在中间数据存储器1中取出两个数据，同时相应的在蝶形因子存储器中读取计算所需蝶形因子，将取出的数据进行蝶形运算处理后所得结果写入中间数据存储器2，循环进行上述操作，直到中间数据存储器1中的全部数据都经过处理；

(4)、然后依次在中间数据存储器2中取出两个数据，同时相应的在蝶形因子存储器中读取计算所需蝶形因子，将取出的数据进行蝶形运算处理后所得结果再写入中间数据存储器1，循环进行上述操作，直到中间数据存储器2中的全部数据都经过处理；

(5)、重复第(3)、(4)步的操作，在中间数据存储器1、2间交替的进行读写操作，直到所有接收到的需要进行FFT处理的信号，经过FFT计算过程结束为止；

(6)、从中间数据存储器1或2中取出结果数据，在其中哪个数据存储器中取数根据FFT处理点数的不同而存在差异，处理奇数级蝶形运算时，从中间数据存储器2中读取结果数据；处理偶数级蝶形运算时，从中间数据存储器1中读取结果数据，在读取结果数据的时候，按照地址反序的方式进行读取；

(7)、对结果数据进行浮点转换定点的运算，转换之后的定点结果与浮点结果一起输出。

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