CN107451096B - 高吞吐率fft/ifft的fpga信号处理方法 - Google Patents

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Abstract

高吞吐率FFT/IFFT的FPGA信号处理方法，涉及FPGA技术。本发明包括下述步骤：1)读取低频信号的数据，2)将低频信号数据的内容顺次写入RAM的第一存储区及其他各存储区；3)在高频读时钟控制下，按照各存储区的写入顺序，以滑动窗的方式顺次读取各存储区中写入的数据内容，并顺次输出滑动窗中的数据内容，形成数据流；4)自数据流起始时刻，第N个FPGA经过(N‑1)个等待周期后进入数据处理阶段以读取数据流并进行FFT运算然后输出运算结果。本发明通过一个RAM将第速率数据转换为高数据速率，使得后续模块能在较高频率上工作，从而达到减少并行度的目的，最终降低了硬件消耗。本发明算法简单，易于工程实现。

Description

高吞吐率FFT/IFFT的FPGA信号处理方法
技术领域
本发明涉及FPGA技术。
背景技术
离散傅立叶变换(discrete fourier transform,简称DFT)与逆离散傅里叶变换(inverse discrete fourier transform,简称IDFT)是数字信号处理领域的重要变换工具，在信号的频谱分析与OFDM系统调制解调中均采用DFT/IDFT实现。然而直接计算DFT/IDFT需要大量运算，其快速算法(fast fourier transform简称FFT)利用傅里叶变换系数性质大大降低了乘法运算量，使得傅里叶变换在工程中得到了广泛应用。
自cooley-tukey提出DFT快速算法以来，对DFT算法有着更深入的研究，主要有素因子分解法，winogard算法(WFTA)，循环卷积算法等，但是这些算法主要集中DFT变换本身，少有对DFT变换吞吐率的研究，当需要较高吞吐率时，FPGA通常采用并行处理的方式实现。
现有技术的FPGA实现时，单纯采用并行的方式来提高FFT吞吐率，会消耗大量硬件资源。
发明内容
本发明所要解决的技术问题是，提供一种具有高吞吐率和低硬件资源消耗特点的FPGA信号处理方法。
本发明解决所述技术问题采用的技术方案是，高吞吐率FFT/IFFT的FPGA信号处理方法,包括下述步骤：
1)数据预读：读取低频信号的数据，
2)写入控制：定义RAM中的一个存储区为第一存储区，将低频信号数据的内容顺次写入RAM的第一存储区及其他各存储区，当最末存储区写入完成后，以第一存储区作为最末存储区的接续，自第一存储区开始下一次写入循环；
3)读取控制：在高频读时钟控制下，按照各存储区的写入顺序，以滑动窗的方式顺次读取各存储区中写入的数据内容，当读取至最末存储区后，以第一存储区作为最末存储区的接续，自第一存储区开始下一次读取循环；控制首次读取前等待时间以及滑动窗的滑动速度使其与写入速度适应，并顺次输出滑动窗中的数据内容，形成数据流；
4)FPGA并行处理：FPGA按照下述方式读取数据流并进行FFT运算：自数据流起始时刻，第N个FPGA经过(N-1)个等待周期后进入数据处理阶段以读取数据流并进行FFT运算然后输出运算结果，所述数据处理阶段的构成单元为处理周期，每个处理周期包括使能时间和非使能时间，N为大于1的自然数。
所述步骤3)中，滑动窗每次滑动的滑动长度相等，且滑动窗的长度大于滑动长度。
所述步骤4)中，各个FPGA的处理周期时长相等。
本发明的有益效果是，通过一个RAM将第速率数据转换为高数据速率，使得后续模块能在较高频率上工作，从而达到减少并行度的目的，最终降低了硬件消耗。本发明算法简单，易于工程实现。
附图说明
图1是数据速率转换示意图。
图2是速率转换控制示意图。
图3是实施例1的16路FPGA并行处理示意图。
图4为本发明的RAM存储区读写方式示意图。
具体实施方式
本发明的目的是，当输入信号速率较低(频率较低)时，利用FPGA中RAM将低速信号转化为高速信号，从而使FFT工作在较高频率下，减少FFT实现时的并行度，在保证高吞吐率的同时，降低硬件资源消耗。
IFFT实现与FFT相似，以FFT进行说明。
实施例1：
本实施例仅说明RAM的写/读/输出步骤。
本发明的RAM存储区读写方式参见图4，将RAM视为由多个储存区环形排列而成，各个存储区按顺时针方向顺次编号1,2,3…。图4是一种简化的示意图，包含32个存储区。首先从30MHz的低频信号中读取数据，将读取的数据内容按存储区的顺序顺次循环的写入存储区，即序号为32的存储区写入完成后，以序号为1的存储区作为接续，形成循环。读取时钟为高频，例如高于30MHz的150MHz，从RAM中以滑动窗的形式读数据，图4中滑动窗长度为8个存储区，滑动步长为1个存储区。
设各存储区内的数据内容即存储区序号，
首次读取时，读取序号为1～8的存储区中的数据并输出，输出内容为1、2、3、4、5、6、7、8；
滑动一次后，读取序号为2～9的存储区中的数据并输出，输出内容为2、3、4、5、6、7、8、9；
以此类推。
则数据流的内容为1、2、3、4、5、6、7、8、2、3、4、5、6、7、8、9…。
实施例2：
设速率为30MHz的输入信号为x(n)n＝0,1,2,…，每隔一个抽样点的长度为64的矢量需要进行一次64点的FFT运算，即矢量[x(0)x(1)…x(63)]需要进行一次64点FFT,矢量[x(1)x(2)…x(64)]需要进行一次64点FFT,矢量[x(2)x(3)…x(65)]需要进行一次64点FFT。
对上述问题的FPGA实现，本发明采用数据速率倍频和并行处理结合的方式进行计算，其实现框图如下图1到图3所示，图1表示将30MHz信号转换为150MHz信号，信号速率提高了5倍，使得后续模块可以在较高频率上运行；图2表示速率转换控制图，对输入、输出信号地址进行控制，图3表示在高速率下采用16路FFT并行方式实现上述计算：
图1通过一个RAM将信号速率从30MHz变换到150MHz，RAM深度设计为128，图2表示RAM读写时钟和地址的控制，数据速率为30MHz，RAM写时钟也为30MHz，写地址从0到127不断循环，将数据不断写入到RAM中；RAM读时钟为150MHz，当RAM中写入80个数据时，开始进行读数据操作，为了描述方便，设80个读时钟为一个周期，在第一个周期内，读取RAM中地址为0到79的数据，第二个周期内读取RAM中地址为16到95的数据，第三个周期内读取RAM中地址为32到111的数据...，每个周期内顺序读取相邻地址的数据，每个周期的起始地址较上一个周期的起始地址增加16，地址值超过128时，按模128进行处理。
RAM写入数据速率为30MHz，读出数据速率为150MHz，在上述地址控制下，从第65个数据开始，每个数据会被重复读出5次，因此读出的数据率实际为30MHz。这样可以保证RAM中数据不会被写满，也不会读空。
从RAM中读出的数据形成一路数据流，图3表示采用多路并行的方式对该路数据进行FFT运算，每路工作时钟均为150MHz，在使能信号的控制下，每路对不同的数据段进行FFT计算。第一路FFT使能信号开始时刻对准读数据开始位置，开始后64个时钟周期结束，接下来的16个时钟周期不使能，然后以80个周期重复得到第一路FFT使能信号；第二路FFT使能信号为第一路使能信号延迟一个时钟周期(图中表示为1个clk)，第三路FFT使能信号为第一路使能信号延迟两个时钟周期...,第16路FFT使能信号为第一路使能信号延迟15个时钟周期。

Claims (1)

1.高吞吐率FFT/IFFT的FPGA信号处理方法，其特征在于，包括下述步骤：
1）数据预读：读取低频信号的数据，
2）写入控制：定义RAM中的一个存储区为第一存储区，将低频信号数据的内容顺次写入RAM的第一存储区及其他各存储区，当最末存储区写入完成后，以第一存储区作为最末存储区的接续，自第一存储区开始下一次写入循环；
3）读取控制：在高频读时钟控制下，按照各存储区的写入顺序，以滑动窗的方式顺次读取各存储区中写入的数据内容，当读取至最末存储区后，以第一存储区作为最末存储区的接续，自第一存储区开始下一次读取循环；控制首次读取前等待时间以及滑动窗的滑动速度使其与写入速度适应，并顺次输出滑动窗中的数据内容，形成数据流；
4）FPGA并行处理：FPGA按照下述方式读取数据流并进行FFT运算：自数据流起始时刻，第N个FPGA经过（N-1）个等待周期后进入数据处理阶段以读取数据流并进行FFT运算然后输出运算结果，所述数据处理阶段的构成单元为处理周期，每个处理周期包括使能时间和非使能时间，N为大于1的自然数；
所述步骤3）中，滑动窗每次滑动的滑动长度相等，且滑动窗的长度大于滑动步长；
所述步骤4）中，各个FPGA的处理周期时长相等。
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