CN110389746A - 硬件加速电路、微控制芯片及系统 - Google Patents

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Abstract

本发明提供一种硬件加速电路、微控制芯片及系统，适用于降低数模转换器因校正所产生的延迟时间，该电路包括：定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数；多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算得到数模转换器的校正浮点数；浮点数转定点整数单元，用于将数模转换器的校正浮点数转换为校正定点整数。本发明根据校正算法选择相应数目的浮点乘加器参与运算，多次采用浮点乘加器实现多项式计算根据数模转换器的初始输入浮点数得到数模转换器的校正浮点数，将该浮点数转为数模转换器的校正定点整数；利用浮点乘加器有效降低了计算延迟，从而提高了数模转换器的转换速度。

Description

硬件加速电路、微控制芯片及系统
技术领域
本发明涉及集成电路技术领域，特别是涉及一种硬件加速电路、微控制芯片及系统。
背景技术
现有市面上MCU(微控制芯片)类产品仅提供12bit或更低位数的DAC(数模转换器)，其不能满足高速、高精度、高线性度的控制应用需求，往往只能将MCU芯片与高精度DAC芯片搭配使用来满足高精度控制系统，造成芯片无法满足尺寸小型化要求，同时，集成高精度DAC时，在保证良好的微分非线性的同时通常得不到良好的积分非线性指标。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种硬件加速电路、微控制芯片及系统，用于解决现有技术中因集成高精度DAC和积分非线性校正所带来数模转换器转换速度下降的问题。
为实现上述目的及其他相关目的，本发明提供一种硬件加速电路，适用于降低数模转换器因校正所产生的延迟时间，所述硬件加速电路包括：
定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数X(FP)；
多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算将所述浮点数X(FP)生成数模转换器的校正浮点数；
浮点数转定点整数单元，用于将所述数模转换器的校正浮点数转换为校正定点整数。
本发明的另一目的在于提供一种微控制芯片，包括集成于所述芯片上的存储器、中央处理器、多通道数模转换器、温度传感器、多通道模数转换器、低压差线性稳压器、片上振荡器、锁相环、上电复位、I2C总线、通用输入/输出口、通用异步收发传输器、总线控制器、串行外设接口、看门狗和上述的硬件加速电路。
于本发明的一实施例中，对所述多通道数模转换器进行扫描测试并根据测试结果得到积分非线性曲线；根据所述积分非线性曲线的特点选择适应方式进行分段拟合得到曲线拟合算法；利用曲线拟合算法的拟合系数计算所述数模转换器码字处的积分非线性曲线误差，按照所述积分非线性曲线误差修正所述数模转换器输入数据，将校正后的数据输入到数模转换器进行电压控制。
本发明的另一目的在于提供一种微控制系统，包括上位机、输入电路、输出电路以及上述的微控制芯片；所述微控制芯片连接所述上位机、所述输入电路以及所述输出电路。
如上所述，本发明的硬件加速电路、微控制芯片及系统，具有以下有益效果：
本发明根据校正算法选择相应数目的浮点乘加器参与运算，多次采用浮点乘加器实现多项式计算得到数模转换器的校正浮点数，将该浮点数转换为数模转换器的校正定点整数；利用浮点乘加器有效降低了计算延迟，从而提高了数模转换器的转换速度。
附图说明
图1显示为本发明提供的一种硬件加速电路结构图；
图2显示为本发明提供的一种微控制芯片的架构图；
图3显示为本发明提供的一种微控制芯片中数模转换器的INL校正方法流程图。
图4显示为本发明提供的一种微控制芯片中数模转换器基于多项式校准INL实施图；
图5显示为本发明提供的一种微控制芯片中数模转换器基于分段式校正INL实施图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，为本发明提供的一种硬件加速电路结构图，适用于降低数模转换器因校正所产生的延迟速度，所述硬件加速电路包括：
定点整数转浮点数单元1，用于将数模转换器初始输入的定点整数转换为浮点数X(FP)；
多个首尾依次相连的浮点乘加器2，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算将所述浮点数X(FP)生成数模转换器的校正浮点数；
其中，校正算法为曲线拟合算法，即，曲线拟合公式，根据曲线拟合公式确定需要浮点乘加运算单元的个数，从而加入到后续的运算中。
浮点数转定点整数单元3，用于将所述多项式的浮点数转换为所述数模转换器校正后位数相符的多项式定点整数。
在本实施例中，所述浮点乘加器包括第一浮点乘加器21、第二浮点乘加器22和第三浮点乘加器23；所述第一浮点乘加器21的一个输入端连接所述浮点数X(FP)，所述第一浮点乘加器21的另外两个输入端对应连接a(FP)、b(FP)，输出aX+b(FP)；所述第二浮点乘加器22的一个输入端连接所述浮点数aX+b(FP)，所述第二浮点乘加器22的另外两个输入端对应连接X(FP)、c(FP)，所述第二浮点乘加器22输出aX2+bX+c(FP)；所述第三浮点乘加器23的一个输入端连接所述浮点数aX2+bX+c(FP)，所述第三浮点乘加器23的另外两个输入端对应连接X(FP)、d(FP)，所述第三浮点乘加器23输出aX3+bX2+cX+d(FP)。
例如，如图1所示，输入X为16位定点整数，所述a、b、c、d均为32位浮点数，包括1位符号位、8位指数、23位尾数；通过三次浮点乘加运算并转化为定点整数后，即得到数模转换器校正值16位定点整数(aX3+bX2+cX+d)。
在本实施例中，出于芯片的通用性与可扩展性考虑，利用寄存器读取所述第一浮点乘加器的输出aX+b，利用寄存器读取所述第二浮点乘加器的输出aX2+bX+c，利用寄存器读取所述第三浮点乘加器的输出aX3+bX2+cX+d，所述中间结果aX+b，aX2+bX+c和aX3+bX2+cX+d32位浮点数。
其中，上述浮点乘加器包括至少两个浮点部分乘法器和一个多输入加法器，所述浮点部分乘法器由符号位异或电路、尾数乘法器和指数加法器组成，所述浮点部分乘法器接收归一化浮点数并进行乘法计算输出非归一化浮点数，所述加法器接收所述非归一化浮点数并将输入的非归一化浮点数累加并输出归一化浮点数，所述非归一化浮点数由符号位、非归一化尾数和指数部分构成，所述归一化浮点数由符号位、归一化尾数和指数部分构成。从硬件电路方面进行了优化并提高了浮点乘加器的运算效率，降低了硬件电路的面积和功耗。
在另一实施例中，硬件加速电路中使用的各种运算单元为Synopsys DesignWareBuilding Block IP(新思科技旗下发布的虚拟微架构)，具备高可靠性，在选用HHGRACE0.13um工艺上逻辑综合评估的结果和仿真结果显示，在72MHz时钟下，从CPU开始运行计算程序，配置a/b/c/d/x到计算出多项式结果总时间在500ns以内，而利用CPU程序完成相应配置和计算，由于该CPU没有浮点运算硬件单元，需要把浮点数转化成定点数，然后进行计算则需要约50μs左右的时间，数模转换器中使用该硬件加速电路相比原有校正后未使用该硬件加速电路的数模转换器而言运算速度提升了100倍以上，因此，显著降低了校正算法带来的计算延迟，保证了数模转换器的转换速度。
请参阅图2，为本发明提供的一种微控制芯片的架构图，包括集成于所述芯片上的存储器、中央处理器、多通道数模转换器、温度传感器、多通道模数转换器、低压差线性稳压器、片上振荡器、锁相环、上电复位、I2C总线、通用输入/输出口、通用异步收发传输器、总线控制器、串行外设接口、看门狗和上述的硬件加速电路。
具体地，本发明集成ARM CPU内核及其调试接口JTAG和SWD，CPU通过指令总线(IDAHB)与片上FLASH存储器和SRAM进行通信，CPU通过一条系统总线(Sys AHB)连接另外一块SRAM，系统总线通过AHB转APB总线桥(Brige)与APB总线通信，GPIO、UART、I2C、SPI、计时器(timers)、看门狗(watch dogs)与APB总线相连，硬件加速电路(calculator)与APB总线相连，多通道16位DAC通过DAC控制器与APB总线通信，多通道12位ADC通过一个控制器与APB总线相连，温度传感器输出的模拟信号作为ADC的其中一路输入，一个阻容振荡器与一个二选一时钟选择器相连，该二选一时钟选择器的另一个输入与外部时钟相连，时钟选择器的输出与一个模拟锁相环相连，模拟锁相环为芯片提供时钟信号并接受CPU的控制。集成上电复位电路(POR)完成上电时复位，集成多路LDO完成电压转换为不同电压域供电。
在本实施例中，出于芯片的通用性与可扩展性考虑，利用寄存器读取所述第一浮点乘加器的输出aX+b，利用寄存器读取所述第二浮点乘加器的输出aX2+bX+c，利用寄存器读取所述第三浮点乘加器的输出aX3+bX2+cX+d，所述中间结果aX+b，aX2+bX+c和aX3+bX2+cX+d32位浮点数。
在另一实施例中，请参阅图3，为本发明提供的一种微控制芯片中数模转换器的INL校正方法流程图，包括：
步骤S1，对所述多通道数模转换器进行扫描测试并根据测试结果计算得到积分非线性曲线；
步骤S2，根据所述积分非线性曲线的特点选择适应方式进行分段拟合得到曲线拟合算法；
步骤S3，利用曲线拟合算法的拟合系数计算所述数模转换器码字处的积分非线性曲线误差；
步骤S4，按照所述积分非线性曲线误差修正所述数模转换器输入数据，将校正后的所述数据输入到数模转换器进行电压控制。
由于本实施例中，校正时无需额外的校正设备(电路)，直接采用芯片内置的中央处理器，通过程序计算检测即可达到校正。本芯片内集成高精度16位数模转换器，提升了数模转换器的精度，可获取较高的积分非线性指标。
在一实施例中，附图4和附图5展示了DAC积分非线性校正的实施实例，两图中的S形曲线为DAC的积分非线性误差曲线，图4将该曲线分为5段并利用三次多项式进行曲线拟合得到相应的多项式参数，从图4中可知，校正后曲线显示通过该校正方法将全码范围的INL误差都控制在±5LSB以内；图5将该曲线分为32段并利用直线进行拟合得到相应的直线参数，图5中的校正后曲线显示通过该校正方法将全码范围的INL误差都控制在±5LSB(最低有效位)以内，由此可知，采用积分非线性校正后的DAC可得到较高的积分非线性指标。
在另一实施例中，由于校正后的数模转换器虽然可获取较高的积分非线性指标，具有高精度但影响了其数模转换速度，即，产生了时延；而该芯片内设置上述的硬件加速电路可显著降低了校正算法带来的计算延迟，保证了数模转换器的转换速度；即该芯片通过INL(积分非线性)校正和硬件加速电路两种方式相结合，以实现高精度控制系统的小型化设计并同时实现高精度和低积分非线性设计。
本发明还提供一种微控制系统，包括上位机、输入电路、输出电路以及上述的微控制芯片；所述微控制芯片连接所述上位机、所述输入电路以及所述输出电路。
本实施例中的微控制系统，由于采用了上述实施例中的微控制芯片，即该芯片通过INL(积分非线性)校正和硬件加速电路两种方式相结合，以实现高精度控制系统的小型化设计并同时实现高精度和低积分非线性设计，使得微控制系统具有高精度、高速、高线性的数模转换能力。
综上所述，本发明根据校正算法选择相应数目的浮点乘加器参与运算，多次采用浮点乘加器实现多项式计算得到数模转换器的校正浮点数，将该浮点数转换为数模转换器的校正定点整数；利用浮点乘加器有效降低了计算延迟，从而提高了数模转换器的转换速度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅示例性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种硬件加速电路，其特征在于，适用于降低数模转换器因校正所产生的延迟时间，所述硬件加速电路包括：
定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数X(FP)；
多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算将所述浮点数X(FP)生成数模转换器的校正浮点数；
浮点数转定点整数单元，用于将所述数模转换器的校正浮点数转换为校正定点整数。
2.根据权利要求1所述的硬件加速电路，其特征在于，所述数模转换器的位数为16位，其对应的定点整数为16位。
3.根据权利要求2所述的硬件加速电路，其特征在于，所述浮点乘加器包括第一浮点乘加器、第二浮点乘加器和第三浮点乘加器；所述第一浮点乘加器的一个输入端连接所述浮点数X(FP)，所述第一浮点乘加器的另外两个输入端对应连接a(FP)、b(FP)，输出aX+b(FP)；所述第二浮点乘加器的一个输入端连接所述浮点数aX+b(FP)，所述第二浮点乘加器的另外两个输入端对应连接X(FP)、c(FP)，所述第二浮点乘加器输出aX2+bX+c(FP)；所述第三浮点乘加器的一个输入端连接所述浮点数aX2+bX+c(FP)，所述第三浮点乘加器的另外两个输入端对应连接X(FP)、d(FP)，所述第三浮点乘加器输出aX3+bX2+cX+d(FP)。
4.根据权利要求3所述的硬件加速电路，其特征在于，利用寄存器分别读取所述第一浮点乘加器的输出aX+b，所述第二浮点乘加器的输出aX2+bX+c，所述第三浮点乘加器的输出aX3+bX2+cX+d。
5.根据权利要求1所述的硬件加速电路，其特征在于，所述a、b、c、d均为32位浮点数，其中包括1位符号位、8位指数、23位尾数。
6.一种微控制芯片，其特征在于，包括集成于所述芯片上的存储器、中央处理器、多通道数模转换器、温度传感器、多通道模数转换器、低压差线性稳压器、片上振荡器、锁相环、上电复位、I2C总线、通用输入/输出口、通用异步收发传输器、总线控制器、串行外设接口、看门狗和权利要求1至5任意一项所述的硬件加速电路。
7.根据权利要求6中所述的微控制芯片，其特征在于，对所述多通道数模转换器进行扫描测试并根据测试结果计算得到积分非线性曲线；根据所述积分非线性曲线的特点选择适应方式进行分段拟合得到曲线拟合算法；利用曲线拟合算法的拟合系数计算所述数模转换器输入数据处的积分非线性曲线误差，按照所述积分非线性曲线误差修正所述数模转换器输入数据，将校正后的数据输入到数模转换器进行输出电压控制。
8.根据权利要求6或7中所述的微控制芯片，其特征在于，所述多通道数模转换器的位数为16位，所述多通道模数转换器的位数为12位。
9.一种微控制系统，其特征在于，包括上位机、输入电路、输出电路以及权利要求6-8中任一所述的微控制芯片；所述微控制芯片连接所述上位机、所述输入电路以及所述输出电路。
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