CN115390786A - 一种应用于zoom adc中的低功耗缩放数字逻辑电路 - Google Patents

一种应用于zoom adc中的低功耗缩放数字逻辑电路 Download PDF

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Abstract

本发明公开了一种应用于ZOOM ADC中的N位低功耗缩放数字逻辑电路，包括：缩放数字逻辑电路包括一个反相器和N个全加器Full_adder0、Full_adder1、Full_adder2…Full_adderN‑2、Full_adderN‑1，反相器包括PMOS晶体管PM0和NMOS晶体管NM0；全加器模块包括一个进位输入端口CI，两个数据输入端口A、B，一个输出端口S，一个进位输出端口CO，电源电压VDD，接地电压VSS；N位全加器的数据输入端A构成一个加数A<N‑1:0>，N位全加器的数据输入端B构成第二个加数B<N‑1:0>，A<N‑1:0>用于接收输入信号IN<N‑1:0>；B<N‑1:0>用于设置加数；1个控制端口C，用于选通电路工作模式，N个全加器的输出端输出N位二进制数字码OUT<N‑1:0>；电源电压VDD，接地电压VSS。本发明公开的应用于ZOOM ADC中的N位低功耗缩放数字逻辑电路；达到了用简单的电路结构，达到降低功耗、减小版图面积、提高瞬态响应速度的目的。

Description

一种应用于ZOOM ADC中的低功耗缩放数字逻辑电路
技术领域
本发明涉及数模混合集成电路领域，具体涉及一种应用于ZOOM ADC中的低功耗缩放数字逻辑电路
背景技术
高精度ADC常用在传感器接口、生物医学信号处理和工业仪器仪表等领域。近年来，随着物联网、便携式设备、精确信号测量等方面的飞速发展，电子设备对高精度ADC的性能要求越来越高，尤其是在低功耗要求的便携式设备中。在众多类型的ADC中，ZOOM ADC在保证高精度、高线性度的前提下，仍具有较高的能量效率。缩放数字逻辑电路作为ZOOM ADC中结合SAR ADC与Sigma-Delta调制器的数字电路模块，具有非常重要的作用，其功耗和版图面积的减小，有利于降低整体ZOOM ADC功耗和面积，提高整体电路性能。
ZOOM ADC结合SAR ADC高速、低功耗和Sigma-Delta调制器高精度的优点，实现单一种类ADC无法达到的优越性能。其中，缩放数字逻辑电路是连接SAR ADC和Sigma-Delta调制器的关键数字模块，主要由加法器构成，功能为将输入信号进行“加2减1”运算后输出。发明的缩放数字逻辑电路应用于N位SAR ADC的ZOOM ADC中。输入信号首先通过SAR ADC粗量化得到N位二进制数字码，N位数字码经过缩放数字逻辑电路进行“加2减1”操作，得到2个数字码，再通过DAC产生后级调制器的参考电压Vref+、Vref-，数字码的“加2减1”对应模拟电平“加2LSB，减1LSB”，LSB为SAR ADC最小量化间隔。缩放数字逻辑电路将调制器的参考电压范围从电源电压缩小至3LSB，极大缩小了调制器输入信号的幅度，降低了对运放的设计要求，可以使用更高能效的运算放大器。
如图1所示，在传统N位缩放数字逻辑电路中，由N个二选一选择器2-1MUX作为数据选择器，在给定的两个加数中进行选择后输出给N位串行进位加法器，若要实现“加2减1”功能，则需要在N位00···010(对应10进制数2)和N位00···001(对应10进制数1)中进行选择，当数据选择器的控制信号CB为高电平时，选择输出00···001，当数据选择器的控制信号CB为低电平时，选择输出00···010。加法器与减法器由异或门与全加器电路组合而成，N个数据选择器的输出端对应连接N个异或门的一个输入端，异或门另一个输入端接控制信号CB，当控制信号CB为高电平时，电路表现为N位减法器，当控制信号CB为低电平时，电路表现为N位加法器，从而实现“加2减1”功能。
传统的缩放数字逻辑电路包括全加器、异或门、数据选择器、反相器，用到的数字电路多，结构复杂，瞬态响应速度慢，晶体管数量多，从而消耗过多功耗，版图面积大，降低了整体ZOOM ADC的电路性能，无法满足低功耗设计的要求。
发明内容
本发明的目的是提供一种应用于ZOOM ADC中的低功耗缩放数字逻辑电路，将SARADC输出的N位数字码进行“加2减1”操作后输出，生成调制器的参考电压对应的数字电平，用简单的电路结构，达到降低功耗、减小版图面积、提高瞬态响应速度的目的。
为此，本发明的公开了一种应用于ZOOM ADC中的低功耗缩放数字逻辑电路，包括：
反相器电路、N位串行全加器电路；
反相器电路包括PMOS晶体管PM0和NMOS晶体管NM0，控制端口C；其中，PM0的源极接电源电压VDD，PM0和NM0的漏极接控制端口C的反向信号CB，PM0和NM0的栅极接控制端口C，NM0的源极接地端VSS；
N位串行全加器电路包括Full_adder0、Full_adder1、Full_adder2、···Full_adderN-2、Full_adderN-1；N个全加器的数据输入端A构成一个加数A<N-1:0>，N个全加器的数据输入端B构成第二个加数B<N-1:0>，A<N-1:0>用于接收输入信号IN<N-1:0>；B<N-1:0>用于设置加数；其中，依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，构成N位串行进位加法器；最低位的全加器Full_adder0的进位输入端CI接CB，用于切换工作模式；N个全加器的数据输入端A接输入信号IN<N-1:0>，作为一个确定加数A<N-1:0>；最低位全加器Full_adder0的数据输入端B接VSS，次低位全加器Full_adder1的数据输入端B接VDD，固定第二个加数B<N-1:0>的低两位为10；其余高位的全加器Full_adder2···Full_adderN-1的数据输入端B均接CB，用于切换加数B<N-1:0>的数值；当CB为低电平时，加数B<N-1:0>为00...010，电路实现“加2”的功能；当CB为高电平时，加数B<N-1:0>为11...110，即为00...001的反码，电路实现“减1”的功能。
优选地，全加器模块包括一个进位输入端口CI，两个数据输入端口A、B，一个和输出端口S，一个进位输出端口CO，电源电压VDD，接地电压VSS；全加器模块内部电路包括PMOS晶体管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、PM11、PM12、PM13、PM14，包括NMOS晶体管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10、NM11、NM12、NM13、NM14；其中，PM1、PM2、PM4、PM6、PM7、PM8、PM10、PM13、PM14的源极接电源电压VDD，NM1、NM2、NM4、NM6、NM7、NM8、NM10、NM13、NM14的源极接地端VSS，PM1和PM2的漏极接PM3的源极，PM4的漏极接PM5的源极，PM6、PM7、PM8的漏极接PM9的源极，PM10的漏极接PM11的源极，PM11的漏极接PM12的源极，NM1和NM2的漏极接NM3的源极，NM4的漏极接NM5的源极，NM6、NM7、NM8的漏极接NM9的源极，NM10的漏极接NM11的源极，NM11的漏极接NM12的源极，PM3、NM3、PM5、NM5的漏极和PM9、NM9、PM14、NM14的栅极接进位输出端口CO的反向信号COB，PM14、NM14的漏极接进位输出端口CO，PM9、NM9、PM12、NM12的漏极和PM13、NM13的栅极接和输出端口S的反向信号SB，PM13、NM13的漏极接和输出端口S，PM1、PM5、PM6、PM11、NM1、NM5、NM6、NM11的栅极接输入端口A，PM2、PM4、PM7、PM10、NM2、NM4、NM7、NM10的栅极接输入端口B，PM3、PM8、PM12、NM3、NM8、NM12的栅极接进位输入端口CI。
优选地，当控制信号C为高电平时，NM0导通，PM0截止，输出电压CB为低电平；当控制信号C为低电平时，NM0导通，PM0截止，输出电压CB为低电平；CB分别接在高位全加器Full_adder<N-1:2>的数据输入端B和最低位全加器Full_adder0的进位输入端CI，用于切换加数B<N-1:2>数据和工作模式。
优选地，所述缩放数字逻辑电路，当控制信号C为高电平，工作为加法器模式，控制信号C的反向信号CB为低电平，Full_adder0的进位输入端CI为低电平，Full_adder2···Full_adderN-2、Full_adderN-1的数据输入端B均为低电平；由于Full_adder0的数据输入端B固定接VSS，Full_adder1的数据输入端B固定接VDD，则加数B<N-1:0>为00···010，对应10进制数为2，实现加2的功能。
优选地，所述缩放数字逻辑电路，当控制信号C为低电平，工作为减法器模式，控制信号C的反向信号CB为高电平，Full_adder0的进位输入端CI为高电平，Full_adder2···Full_adderN-2、Full_adderN-1的数据输入端B为高电平；由于Full_adder0的数据输入端B固定接VSS，Full_adder1的数据输入端B固定接VDD，则加数B<N-1:0>为11···110，为00···001的反码，00···001对应十进制数1，实现减1的功能。
本发明具有以下技术特点：
1.设计相较于传统缩放数字逻辑电路，利用反相器产生控制信号C的反向信号CB，接在最低位全加器的进位输入端CI和高N-2位全加器的数据输入端B，低两位全加器的数据输入端B接固定电平；当控制信号C为高电平，电路表现为加法器，加数B<N-1:0>为00···010，当控制信号C为低电平时，电路表现为减法器，加数B<N-1:0>为11···110，为00···001的反码，从而实现“加2减1”的功能。
2.本发明的缩放数字逻辑电路，只需要一个反相器和N个全加器，就能实现输入信号“加2减1”的功能，不需要额外数字电路，平均电流功耗降低52.4％，电路版图面积减小45.45％，瞬态响应速更快，对提升整体ZOOMADC性能具有重要意义。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为传统的缩放数字逻辑电路原理图；
图2为发明的低功耗缩放数字逻辑电路原理图；
图3为缩放数字逻辑电路Symbol和仿真环境；
图4为本发明实施例中缩放数字逻辑电路的输入、输出数字码经过理想DAC输出的模拟电平的瞬态仿真波形图；
图5为本发明实施例中缩放数字逻辑电路在ZOOM ADC中的电路连接原理图；
图6为本发明实施例中缩放数字逻辑电路在ZOOM ADC中经过DAC输出的模拟电平的瞬态仿真波形图；
图7为本发明实施例中发明的缩放数字逻辑电路与传统电路的瞬态电流功耗对比；
图8(a)为本发明实施例中加法器模式下缩放数字逻辑电路和传统电路最高位的瞬态响应对比；图8(b)为本发明实施例中减法器模式下缩放数字逻辑电路和传统电路最高位的瞬态响应对比；
图9为本发明实施例中缩放数字逻辑电路与传统电路的版图面积对比。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明的公开了一种应用于ZOOM ADC中的低功耗缩放数字逻辑电路，参考图1-7，图8(a)-图8(b)，图9，包括：反相器电路、N位串行全加器电路；
反相器电路包括PMOS晶体管PM0和NMOS晶体管NM0，控制端口C；其中，PM0的源极接电源电压VDD，PM0和NM0的漏极接控制端口C的反向信号CB，PM0和NM0的栅极接控制端口C，NM0的源极接地端VSS；
N位串行全加器电路包括Full_adder0、Full_adder1、Full_adder2、···Full_adderN-2、Full_adderN-1；N个全加器的数据输入端A构成一个加数A<N-1:0>，N个全加器的数据输入端B构成第二个加数B<N-1:0>，A<N-1:0>用于接收输入信号IN<N-1:0>；B<N-1:0>用于设置加数；其中，依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，构成N位串行进位加法器；最低位的全加器Full_adder0的进位输入端CI接CB，用于切换工作模式；N个全加器的数据输入端A接输入信号IN<N-1:0>，作为一个确定加数A<N-1:0>；最低位全加器Full_adder0的数据输入端B接VSS，次低位全加器Full_adder1的数据输入端B接VDD，固定第二个加数B<N-1:0>的低两位为10；其余高位的全加器Full_adder2···Full_adderN-1的数据输入端B均接CB，用于切换加数B<N-1:0>的数值；当CB为低电平时，加数B<N-1:0>为00...010，电路实现“加2”的功能；当CB为高电平时，加数B<N-1:0>为11...110，即为00...001的反码，电路实现“减1”的功能。
本发明设计的应用于ZOOM ADC中的低功耗缩放数字逻辑电路，利用反相器产生控制信号C的反向信号CB，接在最低位全加器的进位输入端CI和高N-2位全加器的数据输入端B，低两位全加器的数据输入端B接固定电平；当控制信号C为高电平，电路表现为加法器，加数B<N-1:0>为00···010，当控制信号C为低电平时，电路表现为减法器，加数B<N-1:0>为11···110，为00···001的反码，从而实现“加2减1”的功能。
2.本发明的缩放数字逻辑电路，只需要一个反相器和N个全加器，就能实现输入信号“加2减1”的功能，不需要额外数字电路，平均电流功耗降低52.4％，电路版图面积减小45.45％，瞬态响应速更快，对提升整体ZOOM ADC性能具有重要意义。
具体地，Full_adder0的端口CI接控制端口C的反向信号CB，Full_adder0的端口A接输入端口IN<0>，Full_adder0的端口B接地端VSS，Full_adder0的端口S接输出端口OUT<0>，Full_adder0的端口CO接Full_adder1的端口CI。
Full_adder1的端口CI接Full_adder0的端口CO，Full_adder1的端口A接输入端口IN<1>，Full_adder1的端口B接电源电压VDD，Full_adder1的端口S接输出端口OUT<1>，Full_adder1的端口CO接Full_adder2的端口CI。
Full_adder2的端口CI接Full_adder1的端口CO，Full_adder2的端口A接输入端口IN<2>，Full_adder2的端口B接控制端口C的反向信号CB，Full_adder2的端口S接输出端口OUT<2>，Full_adder2的端口CO接Full_adder3的端口CI。
……
Full_adderN-2的端口CI接Full_adderN-3的端口CO，Full_adderN-2的端口A接输入端口IN<N-2>，Full_adderN-2的端口B接控制端口C的反向信号CB，Full_adderN-2的端口S接输出端口OUT<N-2>，Full_adderN-2的端口CO接Full_adderN-1的端口CI。
Full_adderN-1的端口CI接Full_adderN-2的端口CO，Full_adderN-1的端口A接输入端口IN<N-1>，Full_adderN-1的端口B接控制端口C的反向信号CB，Full_adderN-1的端口S接输出端口OUT<N-1>。
优选地，全加器模块包括一个进位输入端口CI，两个数据输入端口A、B，一个和输出端口S，一个进位输出端口CO，电源电压VDD，接地电压VSS；全加器模块内部电路包括PMOS晶体管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、PM11、PM12、PM13、PM14，包括NMOS晶体管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10、NM11、NM12、NM13、NM14；其中，PM1、PM2、PM4、PM6、PM7、PM8、PM10、PM13、PM14的源极接电源电压VDD，NM1、NM2、NM4、NM6、NM7、NM8、NM10、NM13、NM14的源极接地端VSS，PM1和PM2的漏极接PM3的源极，PM4的漏极接PM5的源极，PM6、PM7、PM8的漏极接PM9的源极，PM10的漏极接PM11的源极，PM11的漏极接PM12的源极，NM1和NM2的漏极接NM3的源极，NM4的漏极接NM5的源极，NM6、NM7、NM8的漏极接NM9的源极，NM10的漏极接NM11的源极，NM11的漏极接NM12的源极，PM3、NM3、PM5、NM5的漏极和PM9、NM9、PM14、NM14的栅极接进位输出端口CO的反向信号COB，PM14、NM14的漏极接进位输出端口CO，PM9、NM9、PM12、NM12的漏极和PM13、NM13的栅极接和输出端口S的反向信号SB，PM13、NM13的漏极接和输出端口S，PM1、PM5、PM6、PM11、NM1、NM5、NM6、NM11的栅极接输入端口A，PM2、PM4、PM7、PM10、NM2、NM4、NM7、NM10的栅极接输入端口B，PM3、PM8、PM12、NM3、NM8、NM12的栅极接进位输入端口CI。
优选地，当控制信号C为高电平时，NM0导通，PM0截止，输出电压CB为低电平；当控制信号C为低电平时，NM0导通，PM0截止，输出电压CB为低电平；CB分别接在高位全加器Full_adder<N-1:2>的数据输入端B和最低位全加器Full_adder0的进位输入端CI，用于切换加数B<N-1:2>数据和工作模式。
优选地，所述缩放数字逻辑电路，当控制信号C为高电平，工作为加法器模式，控制信号C的反向信号CB为低电平，Full_adder0的进位输入端CI为低电平，Full_adder2···Full_adderN-2、Full_adderN-1的数据输入端B均为低电平；由于Full_adder0的数据输入端B固定接VSS，Full_adder1的数据输入端B固定接VDD，则加数B<N-1:0>为00···010，对应10进制数为2，实现加2的功能。
优选地，所述缩放数字逻辑电路，当控制信号C为低电平，工作为减法器模式，控制信号C的反向信号CB为高电平，Full_adder0的进位输入端CI为高电平，Full_adder2···Full_adderN-2、Full_adderN-1的数据输入端B为高电平；由于Full_adder0的数据输入端B固定接VSS，Full_adder1的数据输入端B固定接VDD，则加数B<N-1:0>为11···110，为00···001的反码，00···001对应十进制数1，实现减1的功能。
由于发明的低功耗缩放数字逻辑电路只需要N个全加器电路和1个反相器电路，通过巧妙地控制全加器的进位输入端CI和数据输入端B，实现“加2减1”的功能，不需要额外的异或门、二选一选择器，降低了电路功耗和电路版图面积，提升了瞬态响应速度。
实施例：
本发明使用Cadence软件进行了电路设计和仿真，采用TSMC 65nm CMOS工艺，电路中采用的基本MOS管尺寸与传统的缩放数字逻辑电路尺寸一致。设计电路原理图如图2所示，仿真的缩放数字逻辑电路为6位，电路包括6个全加器电路和一个反相器电路。
本发明的主要参数设置如下：
电源电压VDD＝3.3V，电路工作频率为256kHz，即ZOOM ADC的采样频率，ZOOM ADC输入信号为幅度±1.5V、频率为261.7Hz的差分正弦信号。将传统的缩放数字逻辑电路和发明的缩放数字逻辑电路分别进行瞬态仿真，仿真时间为4ms，即一个正弦输入信号周期。缩放模块的输入信号为SAR ADC的输出，将缩放数字逻辑电路的输入输出都接到理想的DAC得到对应的模拟电平。
(1)缩放数字逻辑电路瞬态仿真
结合SAR ADC与缩放数字逻辑电路共同仿真，将缩放数字逻辑电路的控制信号分别接固定高电平和低电平，即只实现“加2”或“减1”功能，输入为6位SAR ADC输出，将SARADC输出数字码和缩放数字逻辑电路的输出数字码分别接理想DAC后输出得到对应模拟电平，仿真环境如图3所示，得到“加2”或“减1”后的模拟电平如图4所示：缩放数字逻辑电路的输出信号电平在输入信号电平的基础上实现了“加2LSB，减1LSB”，输入信号始终处于加减后模拟电平的范围内。
将缩放数字逻辑电路接入ZOOM ADC中，如图5所示，控制信号C端接Sigma-Delta调制器的1位输出码流，实现动态切换加法器、减法器的工作模式，仿真结果如图6所示：能够看到码流高低电平跟随输入信号而变化，动态的实现“加2LSB，减1LSB”的功能，实现参考电压缩放功能。
(2)缩放数字逻辑电路功耗
对ZOOM ADC整体电路系统进行瞬态仿真，保存缩放数字逻辑电路接地电流节点，瞬态电流功耗如附图7所示，对瞬态电流求平均，本发明提出的缩放数字逻辑电路平均电流功耗仅为49.29nA，传统的缩放数字逻辑电路平均电流功耗为106.4nA，平均电流功耗降低了53.67％。
(3)缩放数字逻辑电路瞬态响应速度
对ZOOM ADC整体电路系统进行瞬态仿真，对比发明的缩放数字逻辑电路和传统的缩放数字逻辑电路最高位的瞬态响应，如图8所示，可以看出，在加法器模式和减法器模式下，发明的缩放数字逻辑电路的响应速度更快，传播延时更短，在加法器模式下，相比于传统的缩放数字逻辑电路响应速度快了256ps，在减法器模式下，相比于传统的缩放数字逻辑电路响应速度快了362ps。
(4)缩放数字逻辑电路版图
本发明的缩放数字逻辑电路，6位缩放数字逻辑电路只需要6个全加器和1个反相器，不需要额外的异或门和数据选择器，与传统的缩放数字逻辑电路相比，晶体管数量减少144个，进而版图面积减小，如图9所示，发明的缩放数字逻辑电路版图面积仅为2256um2，传统的缩放数字逻辑电路版图面积为4136um2，版图面积减少了45.45％。
通过对仿真结果进行分析，发明的缩放数字逻辑电路相比于传统的缩放数字逻辑电路，功耗降低了53.67％，面积减小了45.45％，瞬态响应速度快约300ps，传播延时更短，本发明性能表现优于传统的缩放数字逻辑电路，满足低功耗的设计要求。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种应用于ZOOM ADC的低功耗缩放数字逻辑电路，其特征在于，包括：反相器电路、N位串行全加器电路；
反相器电路包括PMOS晶体管PM0和NMOS晶体管NM0，控制端口C；其中，PM0的源极接电源电压VDD，PM0和NM0的漏极接控制端口C的反向信号CB，PM0和NM0的栅极接控制端口C，NM0的源极接地端VSS；
N位串行全加器电路包括Full_adder0、Full_adder1、Full_adder2、···Full_adderN-2、Full_adderN-1；N个全加器的数据输入端A构成一个加数A<N-1:0>，N个全加器的数据输入端B构成第二个加数B<N-1:0>，A<N-1:0>用于接收输入信号IN<N-1:0>；B<N-1:0>用于设置加数；其中，依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，构成N位串行进位加法器；最低位的全加器Full_adder0的进位输入端CI接CB，用于切换工作模式；N个全加器的数据输入端A接输入信号IN<N-1:0>，作为一个确定加数A<N-1:0>；最低位全加器Full_adder0的数据输入端B接VSS，次低位全加器Full_adder1的数据输入端B接VDD，固定第二个加数B<N-1:0>的低两位为10；其余高位的全加器Full_adder2···Full_adderN-1的数据输入端B均接CB，用于切换加数B<N-1:0>的数值；当CB为低电平时，加数B<N-1:0>为00...010，电路实现“加2”的功能；当CB为高电平时，加数B<N-1:0>为11...110，即为00...001的反码，电路实现“减1”的功能。
2.根据权利要求1所述的应用于ZOOM ADC的低功耗快速响应缩放数字逻辑电路，其特征在于，全加器模块包括一个进位输入端口CI，两个数据输入端口A、B，一个和输出端口S，一个进位输出端口CO，电源电压VDD，接地电压VSS；全加器模块内部电路包括PMOS晶体管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、PM11、PM12、PM13、PM14，包括NMOS晶体管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10、NM11、NM12、NM13、NM14；其中，PM1、PM2、PM4、PM6、PM7、PM8、PM10、PM13、PM14的源极接电源电压VDD，NM1、NM2、NM4、NM6、NM7、NM8、NM10、NM13、NM14的源极接地端VSS，PM1和PM2的漏极接PM3的源极，PM4的漏极接PM5的源极，PM6、PM7、PM8的漏极接PM9的源极，PM10的漏极接PM11的源极，PM11的漏极接PM12的源极，NM1和NM2的漏极接NM3的源极，NM4的漏极接NM5的源极，NM6、NM7、NM8的漏极接NM9的源极，NM10的漏极接NM11的源极，NM11的漏极接NM12的源极，PM3、NM3、PM5、NM5的漏极和PM9、NM9、PM14、NM14的栅极接进位输出端口CO的反向信号COB，PM14、NM14的漏极接进位输出端口CO，PM9、NM9、PM12、NM12的漏极和PM13、NM13的栅极接和输出端口S的反向信号SB，PM13、NM13的漏极接和输出端口S，PM1、PM5、PM6、PM11、NM1、NM5、NM6、NM11的栅极接输入端口A，PM2、PM4、PM7、PM10、NM2、NM4、NM7、NM10的栅极接输入端口B，PM3、PM8、PM12、NM3、NM8、NM12的栅极接进位输入端口CI。
3.根据权利要求2所述的应用于ZOOM ADC的低功耗缩放数字逻辑电路，其特征在于，当控制信号C为高电平时，NM0导通，PM0截止，输出电压CB为低电平；当控制信号C为低电平时，NM0导通，PM0截止，输出电压CB为低电平；CB分别接在高位全加器Full_adder<N-1:2>的数据输入端B和最低位全加器Full_adder0的进位输入端CI，用于切换加数B<N-1:2>数据和工作模式。
4.根据权利要求3所述的应用于ZOOM ADC的低功耗缩放数字逻辑电路，其特征在于，所述缩放数字逻辑电路，当控制信号C为高电平，工作为加法器模式，控制信号C的反向信号CB为低电平，Full_adder0的进位输入端CI为低电平，Full_adder2···Full_adderN-2、Full_adderN-1的数据输入端B均为低电平；由于Full_adder0的数据输入端B固定接VSS，Full_adder1的数据输入端B固定接VDD，则加数B<N-1:0>为00···010，对应10进制数为2，实现加2的功能。
5.根据权利要求4所述的应用于ZOOM ADC的低功耗缩放数字逻辑电路，其特征在于，所述缩放数字逻辑电路，当控制信号C为低电平，工作为减法器模式，控制信号C的反向信号CB为高电平，Full_adder0的进位输入端CI为高电平，Full_adder2···Full_adderN-2、Full_adderN-1的数据输入端B为高电平；由于Full_adder0的数据输入端B固定接VSS，Full_adder1的数据输入端B固定接VDD，则加数B<N-1:0>为11···110，为00···001的反码，00···001对应十进制数1，实现减1的功能。
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