CN108073468A - 半导体器件和包括该半导体器件的半导体系统 - Google Patents

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Abstract

可以提供一种半导体器件和/或系统。所述半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以被配置为输出命令/地址信号、第一数据和第二数据。第一半导体器件可以被配置为接收与第一数据和第二数据相关的比较信号。第二半导体器件可以被配置为在写入操作期间基于命令/地址信号来存储第一数据的第一错误码和第二数据的第二错误码。第二半导体器件可以被配置为在读取操作期间基于命令/地址信号而将第一错误码与第二错误码进行比较以输出比较信号。

Description

半导体器件和包括该半导体器件的半导体系统
相关申请的交叉引用
本申请要求2016年11月16日提交的申请号为10-2016-0152599的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
总体而言，本发明的实施例可以涉及一种半导体器件，且更具体而言，涉及与检测数据之间的相似性的错误码的比较相关的半导体器件和半导体系统。
背景技术
近来，当半导体存储器件由具有约10纳米或更小的宽度的精细图案组成并且实现诸如DDR4方案的快速接口的使用时，保证半导体存储器件的可靠性变得越来越重要。如果半导体存储器件的数据传输速度增加，则在半导体器件内传输数据的同时可能增加引起错误的可能性。因此，可能需要新颖的设计方案来保证数据的可靠传输。
无论何时在半导体器件中传输数据，能够检测错误发生的错误码都可以产生并与数据一起发送，以提高数据传输的可靠性。错误码可以包括能够检测错误的错误检测码(EDC)和能够自行校正错误的错误校正码(ECC)。
发明内容
根据一个实施例，可以提供一种半导体器件。根据一个实施例，可以提供一种半导体系统。所述半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以被配置为输出命令/地址信号、第一数据和第二数据。第一半导体器件可以被配置为接收与第一数据和第二数据相关的比较信号。第二半导体器件可以被配置为在写入操作期间基于命令/地址信号来存储第一数据的第一错误码和第二数据的第二错误码。第二半导体器件可以被配置为在读取操作期间基于命令/地址信号而将第一错误码与第二错误码进行比较以输出比较信号。其中，第一错误码中的位数小于第一数据中的位数，并且其中，第二错误码中的位数小于第二数据中的位数。
附图说明
图1是示出了根据一个实施例的半导体系统的配置的框图。
图2是示出了包括在图1的半导体系统中的错误校正电路的配置的框图。
图3是示出了根据一个实施例的半导体系统的配置的框图。
图4是示出了根据一个实施例的半导体系统的配置的框图。
图5是示出了根据一个实施例的半导体系统的配置的框图。
图6是示出了使用参照图1至图5所述的半导体器件或半导体系统的电子系统的配置的框图。
图7是示出了使用参照图1至图4所述的半导体器件或半导体系统的电子系统的配置的框图。
具体实施方式
下面将参考附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明的目的，并非旨在限制本公开的范围。
参见图1，根据一个实施例的半导体系统可以包括第一半导体器件1和第二半导体器件2。第二半导体器件2可以包括错误校正电路10、第一存储体20和第二存储体30。
第一半导体器件1可以输出命令和地址(命令/地址)信号CA、第一数据D<1>和第二数据D<2>(即，D<1:2>)。第一半导体器件1可以接收比较信号CMP，以检测第一数据D<1>与第二数据D<2>之间的同一性。在一个实施例中，例如，检测第一数据D<1>与第二数据D<2>之间的同一性可以意味着检测第一数据D<1>的逻辑电平组合是否等于或不等于第二数据D<2>的逻辑电平组合。命令/地址信号CA可以经由传输地址、命令和数据中的至少一个的信号线来传输。命令/地址信号CA可以包括多个位。命令/地址信号CA中包括的多个位中的一个或多个位可以包括用于控制第二半导体器件2的操作的命令。命令/地址信号CA中包括的多个位中的一个或多个位可以包括用于选择包括在第二半导体器件2的第一存储体20和第二存储体30中的存储器单元的地址。尽管第一数据D<1>在图1中被示为单个信号线，但是第一数据D<1>可以包括多个位。类似地，尽管第二数据D<2>在图1中被示为单个信号线，但是第二数据D<2>可以包括多个位。
错误校正电路10可以在写入操作期间响应于命令/地址信号CA而产生包括关于第一数据D<1>的错误信息的第一错误码EC<1>。错误校正电路10可以在写入操作期间响应于命令/地址信号CA而产生包括关于第二数据D<2>的错误信息的第二错误码EC<2>。错误校正电路10可以在读取操作期间响应于命令/地址信号CA而将第一错误码EC<1>与第二错误码EC<2>进行比较，以产生比较信号CMP。错误校正电路10可以在读取操作期间响应于命令/地址信号CA而产生比较信号CMP，如果第一错误码EC<1>和第二错误码EC<2>具有相同的逻辑电平组合，则所述比较信号CMP被使能。错误校正电路10可以在读取操作期间响应于命令/地址信号CA，而根据第一错误码EC<1>来校正第一数据D<1>的错误。错误校正电路10可以在读取操作期间响应于命令/地址信号CA，而根据第二错误码EC<2>来校正第二数据D<2>的错误。可以在输出第一错误码EC<1>之后输出第二错误码EC<2>。第一错误码EC<1>中包括的位数可以小于第一数据D<1>中包括的位数。第二错误码EC<2>中包括的位数可以小于第二数据D<2>中包括的位数。如果第一错误码EC<1>和第二错误码EC<2>具有不同的逻辑电平组合，则第一数据D<1>和第二数据D<2>可以具有不同的逻辑电平组合。
第一存储体20可以包括第一存储区21和第一错误码区22。第一存储区21可以包括多个存储器单元，并且可以在写入操作期间将第一数据D<1>存储至响应于命令/地址信号CA而选择的存储器单元中。在读取操作期间，第一存储区21可以输出存储在响应于命令/地址信号CA而选择的存储器单元中的第一数据D<1>。在写入操作期间，响应于命令/地址信号CA，第一错误码区22可以存储包括关于第一数据D<1>的错误信息的第一错误码EC<1>。在读取操作期间，响应于命令/地址信号CA，第一错误码区22可以输出包括关于第一数据D<1>的错误信息的第一错误码EC<1>。
第二存储体30可以包括第二存储区31和第二错误码区32。第二存储区31可以包括多个存储器单元，并且可以在写入操作期间将第二数据D<2>存储至响应于命令/地址信号CA而选择的存储器单元中。在读取操作期间，第二存储区31可以输出存储在响应于命令/地址信号CA而选择的存储器单元中的第二数据D<2>。在写入操作期间，响应于命令/地址信号CA，第二错误码区32可以存储包括关于第二数据D<2>的错误信息的第二错误码EC<2>。在读取操作期间，响应于命令/地址信号CA，第二错误码区32可以输出包括关于第二数据D<2>的错误信息的第二错误码EC<2>。
尽管图1示出了第二半导体器件2包括第一存储体20和第二存储体30的示例，但是根据各种实施例，第二半导体器件2可以被实现为包括三个或更多个存储体。
参见图2，错误校正电路10可以包括：错误码产生电路11、输入缓冲器12、码储存电路13和比较电路14。
错误码产生电路11可以在写入操作期间响应于命令/地址信号CA而产生包括关于第一数据D<1>的错误信息的第一错误码EC<1>。错误码产生电路11可以在写入操作期间响应于命令/地址信号CA而产生包括关于第二数据D<2>的错误信息的第二错误码EC<2>。错误码产生电路11可以在读取操作期间响应于命令/地址信号CA而根据第一错误码EC<1>来校正第一数据D<1>的错误。错误码产生电路11可以在读取操作期间响应于命令/地址信号CA而根据第二错误码EC<2>来校正第二数据D<2>的错误。错误码产生电路11可以使用以通用错误校正码(ECC)方案校正数据的错误的电路来实现。
输入缓冲器12可以缓冲第一错误码EC<1>，以在读取操作期间响应于命令/地址信号CA而产生第一内部错误码IC<1>。输入缓冲器12可以缓冲第二错误码EC<2>，以在读取操作期间响应于命令/地址信号CA而产生第二内部错误码IC<2>。
码储存电路13可以存储第一内部错误码IC<1>，并且可以将存储的第一内部错误码作为存储错误码SC输出。码储存电路13可以在产生第二内部错误码IC<2>的时间点将存储的第一内部错误码作为存储错误码SC输出。尽管图2示出了码储存电路13存储第一内部错误码IC<1>的示例，但是码储存电路13可以根据实施例使用存储多个信号的寄存器来实现。
比较电路14可以将存储错误码SC与第二内部错误码IC<2>进行比较，以产生比较信号CMP。如果存储错误码SC和第二内部错误码IC<2>具有相同的逻辑电平组合，则比较电路14可以产生被使能的比较信号CMP。根据实施例，可以将被使能的比较信号CMP的逻辑电平设定为不同。
下面将结合第一数据D<1>和第二数据D<2>具有不同的逻辑电平组合的示例以及第一数据D<1>和第二数据D<2>具有相同的逻辑电平组合的示例，来描述检测具有上述配置的半导体系统的数据之间的同一性的操作。在一个实施例中，检测半导体系统的数据之间的同一性可以意味着检测数据之间的逻辑电平组合是否等于或不等于其它数据的逻辑电平组合。
首先，下面将结合第一数据D<1>和第二数据D<2>具有不同的逻辑电平组合的示例来描述检测半导体系统的数据之间的同一性的操作。
第一半导体器件1可以输出用于写入操作的命令/地址信号CA、第一数据D<1>和第二数据D<2>。在这种情况下，第一数据D<1>和第二数据D<2>可以具有不同的逻辑电平组合。
错误校正电路10可以响应于命令/地址信号CA而产生包括关于第一数据D<1>的错误信息的第一错误码EC<1>。错误校正电路10可以响应于命令/地址信号CA而产生包括关于第二数据D<2的错误信息的第二错误码EC<2>。由于第一数据D<1>和第二数据D<2>具有不同的逻辑电平组合，所以第一错误码EC<1>和第二错误码EC<2>也可以产生为具有不同的逻辑电平组合。
第一存储体20的第一存储区21可以将第一数据D<1>存储至响应于命令/地址信号CA而选择的存储器单元中。第一存储体20的第一错误码区22可以响应于命令/地址信号CA而存储第一错误码EC<1>。
第二存储体30的第二存储区31可以将第二数据D<2>存储至响应于命令/地址信号CA而选择的存储器单元中。第二存储体30的第二错误码区32可以响应于命令/地址信号CA而存储第二错误码EC<2>。
第一半导体器件1可以输出用于读取操作的命令/地址信号CA。
第一存储体20的第一存储区21可以输出响应于命令/地址信号CA而选择的存储器单元的第一数据D<1>。第一存储体20的第一错误码区22可以响应于命令/地址信号CA而输出包括关于第一数据D<1>的错误信息的第一错误码EC<1>。
第二存储体30的第二存储区31可以输出响应于命令/地址信号CA而选择的存储器单元的第二数据D<2>。第二存储体30的第二错误码区32可以响应于命令/地址信号CA而输出包括关于第二数据D<2>的错误信息的第二错误码EC<2>。
错误校正电路10可以产生响应于命令/地址信号CA而被禁止的比较信号CMP，因为第一错误码EC<1>和第二错误码EC<2>具有不同的逻辑电平组合。
第一半导体器件1可以接收被禁止的比较信号CMP，以检测出第一数据D<1>和第二数据D<2>具有不同的逻辑电平组合。
接下来，将结合第一数据D<1>和第二数据D<2>具有相同的逻辑电平组合的示例来描述检测半导体系统的数据之间的同一性的操作。
第一半导体器件1可以输出用于写入操作的命令/地址信号CA、第一数据D<1>和第二数据D<2>。在这种情况下，第一数据D<1>和第二数据D<2>可以具有相同的逻辑电平组合。
错误校正电路10可以响应于命令/地址信号CA而产生包括关于第一数据D<1>的错误信息的第一错误码EC<1>。错误校正电路10可以响应于命令/地址信号CA而产生包括关于第二数据D<2的错误信息的第二错误码EC<2>。由于第一数据D<1>和第二数据D<2>具有相同的逻辑电平组合，所以第一错误码EC<1>和第二错误码EC<2>也可以产生为具有相同的逻辑电平组合。
第一存储体20的第一存储区21可以将第一数据D<1>存储至响应于命令/地址信号CA而选择的存储器单元中。第一存储体20的第一错误码区22可以响应于命令/地址信号CA而存储第一错误码EC<1>。
第二存储体30的第二存储区31可以将第二数据D<2>存储至响应于命令/地址信号CA而选择的存储器单元中。第二存储体30的第二错误码区32可以响应于命令/地址信号CA而存储第二错误码EC<2>。
第一半导体器件1可以输出用于读取操作的命令/地址信号CA。
第一存储体20的第一存储区21可以输出响应于命令/地址信号CA而选择的存储器单元的第一数据D<1>。第一存储体20的第一错误码区22可以响应于命令/地址信号CA而输出包括关于第一数据D<1>的错误信息的第一错误码EC<1>。
第二存储体30的第二存储区31可以输出响应于命令/地址信号CA而选择的存储器单元的第二数据D<2>。第二存储体30的第二错误码区32可以响应于命令/地址信号CA而输出包括关于第二数据D<2>的错误信息的第二错误码EC<2>。
因为第一错误码EC<1>和第二错误码EC<2>具有相同的逻辑电平组合，所以错误校正电路10可以产生响应于命令/地址信号CA而被使能的比较信号CMP。
第一半导体器件1可以接收被使能的比较信号CMP，以检测出第一数据D<1>和第二数据D<2>具有相同的逻辑电平组合。
如上所述，根据一个实施例的半导体系统可以比较包括关于数据的错误信息的错误码，以检测数据之间的同一性。如上所述，在一个实施例中，根据一个实施例的半导体系统可以比较包括关于数据的错误信息的错误码，以检测数据之间的逻辑电平组合是彼此相等还是不相等。另外，由于半导体系统通过比较具有小于数据中包括的位数的位数的错误码来检测数据之间的同一性，所以可以减少用于检测数据之间的同一性的时间和用于检测数据之间的同一性所需的电流量。
参见图3，根据一个实施例的半导体系统可以包括第一半导体器件3和第二半导体器件4。第一半导体器件3可以包括错误校正电路40。第二半导体器件4可以包括第一存储体50和第二存储体60。
第一半导体器件3可以输出命令/地址信号CA、第一数据D<1>和第二数据D<2>(即，D<1:2>)。第一半导体器件3可以接收第一错误码EC<1>和第二错误码EC<2>(即，EC<1:2>)，以检测第一数据D<1>和第二数据D<2>之间的同一性。在一个实施例中，例如，检测第一数据D<1>与第二数据D<2>之间的同一性可以意味着检测第一数据D<1>的逻辑电平组合是等于还是不等于第二数据D<2>的逻辑电平组合。命令/地址信号CA可以经由传输地址、命令和数据中的至少一个的信号线来传输。命令/地址信号CA可以包括多个位。命令/地址信号CA中包括的多个位中的一个或多个位可以包括用于控制第二半导体器件4的操作的命令。命令/地址信号CA中包括的多个位中的一个或多个位可以包括用于选择存储器单元的地址，所述存储器单元包括在第二半导体器件4的第一存储体50和第二存储体60中。尽管在图3中第一数据D<1>被图示为单个信号线，但是第一数据D<1>可以包括多个位。类似地，尽管在图3中第二数据D<2>被图示为单个信号线，但是第二数据D<2>可以包括多个位。
错误校正电路40可以在写入操作期间响应于命令/地址信号CA而产生包括关于第一数据D<1>的错误信息的第一错误码EC<1>。在写入操作期间，错误校正电路40可以将第一错误码EC<1>输出并应用至第二半导体器件4。错误校正电路40可以在写入操作期间响应于命令/地址信号CA而产生包括关于第二数据D<2>的错误信息的第二错误码EC<2>。错误校正电路40可以在写入操作期间将第二错误码EC<2>输出并应用至第二半导体器件4。错误校正电路40可以在读取操作期间从第二半导体器件4接收第一错误码EC<1>和第二错误码EC<2>。错误校正电路40可以将第一错误码EC<1>与第二错误码EC<2>进行比较，以在读取操作期间检测第一数据D<1>和第二数据D<2>之间的同一性。错误校正电路40可以在读取操作期间根据第一错误码EC<1>来校正第一数据D<1>的错误。错误校正电路40可以在读取操作期间根据第二错误码EC<2>来校正第二数据D<2>的错误。第一错误码EC<1>中包括的位数可以小于第一数据D<1>中包括的位数。第二错误码EC<2>中包括的位数可以小于第二数据D<2>中包括的位数。如果第一错误码EC<1>和第二错误码EC<2>具有不同的逻辑电平组合，则第一数据D<1>和第二数据D<2>可以具有不同的逻辑电平组合。错误校正电路40可以被实现为具有与参照图1和图2描述的错误校正电路10相同的配置。因此，下面将省略对错误校正电路40的详细描述，以避免重复的说明。
第一存储体50可以包括第一存储区51和第一错误码区52。第一存储区51可以包括多个存储器单元，并且可以在写入操作期间将第一数据D<1>存储至响应于命令/地址信号CA而选择的存储器单元中。第一存储区51可以在读取操作期间输出存储在响应于命令/地址信号CA而选择的存储器单元中的第一数据D<1>。在写入操作期间，响应于命令/地址信号CA，第一错误码区52可以存储包括关于第一数据D<1>的错误信息的第一错误码EC<1>。在读取操作期间，响应于命令/地址信号CA，第一错误码区52可以输出包括关于第一数据D<1>的错误信息的第一错误码EC<1>。
第二存储体60可以包括第二存储区61和第二错误码区62。第二存储区61可以包括多个存储器单元，并且可以在写入操作期间将第二数据D<2>存储至响应于命令/地址信号CA而选择的存储器单元中。第二存储区61可以在读取操作期间输出存储在响应于命令/地址信号CA而选择的存储器单元中的第二数据D<2>。在写入操作期间，响应于命令/地址信号CA，第二错误码区62可以存储包括关于第二数据D<2>的错误信息的第二错误码EC<2>。在读取操作期间，响应于命令/地址信号CA，第二错误码区62可以输出包括关于第二数据D<2>的错误信息的第二错误码EC<2>。可以在输出第一错误码EC<1>之后输出第二错误码EC<2>。
尽管图3示出了第二半导体器件4包括第一存储体50和第二存储体60的示例，但是根据各种实施例，第二半导体器件4可以被实现为包括三个或更多个存储体。
如上所述，根据一个实施例的半导体系统可以比较包括关于数据的错误信息的错误码，以检测数据之间的同一性。另外，由于半导体系统通过比较具有小于数据中包括的位数的位数的错误码来检测数据之间的同一性，所以可以减少用于检测数据之间的同一性的时间和用于检测数据之间的同一性所需的电流量。
参见图4，根据一个实施例的半导体系统可以包括控制器5和半导体模块6。半导体模块6可以包括：错误校正电路100、模块控制器200、第一半导体器件至第八半导体器件211～218以及错误码储存电路300。
在写入操作期间，控制器5可以经由数据线DIO输出第一数据至第八数据D<1:8>。在读取操作期间，控制器5可以接收加载在数据线DIO上的第一数据至第八数据D<1:8>。数据线DIO可以使用包括多条信号线的输入和输出(输入/输出)(I/O)总线来实现。
错误校正电路100可以在写入操作期间响应于命令/地址信号CA而产生包括关于第一数据至第八数据D<1:8>的错误信息的错误码EC。错误校正电路100可以在写入操作期间响应于命令/地址信号CA而经由数据线DIO输出错误码EC。错误校正电路100可以在读取操作期间响应于命令/地址信号CA，根据加载在数据线DIO上的错误码EC中包括的错误信息来产生比较信号CMP。错误校正电路100可以在读取操作期间响应于命令/地址信号CA，根据错误码EC来校正第一数据至第八数据D<1:8>的错误。错误校正电路100可以经由数据线DIO输出被校正的第一数据至第八数据。错误码EC可以被设定为具有包括关于第一数据至第八数据D<1:8>的错误信息的多个位。
下面将描述用于产生比较信号CMP的错误校正电路100的操作。
错误校正电路100可以将包括关于第一数据D<1>的错误信息的错误码EC与包括关于第二数据D<2>的错误信息的错误码EC进行比较，以产生比较信号CMP，从而区分第一数据D<1>是否与第二数据D<2>相同。另外，错误校正电路100可以比较包括关于第一数据D<1>、第三数据D<3>和第五数据D<5>的错误信息的错误码EC，以产生比较信号CMP，从而区分第一数据D<1>、第三数据D<3>和第五数据D<5>之间的同一性。也就是说，错误校正电路100可以比较错误码EC，以产生呈现出多个数据(例如，第一数据至第八数据D<1:8>)之间的同一性或非同一性的比较信号CMP。在一个实施例中，例如，错误校正电路100可以比较包括关于第一数据D<1>、第三数据D<3>和第五数据D<5>的错误信息的错误码EC，以产生比较信号CMP，从而区分第一数据D<1>、第三数据D<3>和第五数据D<5>之间的逻辑电平组合。也就是说，例如，在一个实施例中，错误校正电路100可以比较错误码EC，以产生呈现出多个数据(例如，第一数据至第八数据D<1:8>)之间的逻辑电平组合彼此是相等还是不相等的比较信号CMP。
模块控制器200可以经由命令线CIO来输出命令/地址信号CA。模块控制器200可以接收比较信号CMP，以检测第一数据至第八数据D<1:8>之间的同一性。模块控制器200可以接收比较信号CMP，以检测第一数据至第八数据D<1:8>中的某些数据之间的同一性。在一个实施例中，例如，模块控制器200可以接收比较信号CMP，以检测第一数据至第八数据D<1:8>中的某些数据之间的逻辑电平组合彼此是相等还是不相等。命令/地址信号CA可以包括多个位。命令/地址信号CA中包括的多个位中的一个或多个位可以包括用于控制第一半导体器件至第八半导体器件211～218的操作的命令。命令/地址信号CA中包括的多个位中的一个或多个位可以包括用于选择存储器单元的地址，所述存储器单元包括在第一半导体器件至第八半导体器件211～218中。
第一半导体器件211可以包括多个存储器单元，并且可以在写入操作期间将加载在数据线DIO上的第一数据D<1>存储至响应于命令/地址信号CA而选择的存储器单元中。第一半导体器件211可以在读取操作期间经由数据线DIO来输出存储在响应于命令/地址信号CA而选择的存储器单元中的第一数据D<1>。
第二半导体器件212可以包括多个存储器单元，并且可以在写入操作期间将加载在数据线DIO上的第二数据D<2>存储至响应于命令/地址信号CA而选择的存储器单元中。在读取操作期间，第二半导体器件212可以经由数据线DIO来输出存储在响应于命令/地址信号CA而选择的存储器单元中的第二数据D<2>。
第三半导体器件213可以包括多个存储器单元，并且可以在写入操作期间将加载在数据线DIO上的第三数据D<3>存储至响应于命令/地址信号CA而选择的存储器单元中。在读取操作期间，第三半导体器件213可以经由数据线DIO输出存储在响应于命令/地址信号CA而选择的存储器单元中的第三数据D<3>。
第四半导体器件214可以包括多个存储器单元，并且可以在写入操作期间将加载在数据线DIO上的第四数据D<4>存储至响应于命令/地址信号CA而选择的存储器单元中。在读取操作期间，第四半导体器件214可以经由数据线DIO输出存储在响应于命令/地址信号CA而选择的存储器单元中的第四数据D<4>。
第五半导体器件215可以包括多个存储器单元，并且可以在写入操作期间将加载在数据线DIO上的第五数据D<5>存储至响应于命令/地址信号CA而选择的存储器单元中。在读取操作期间，第五半导体器件215可以经由数据线DIO输出存储在响应于命令/地址信号CA而选择的存储器单元中的第五数据D<5>。
第六半导体器件216可以包括多个存储器单元，并且可以在写入操作期间将加载在数据线DIO上的第六数据D<6>存储至响应于命令/地址信号CA而选择的存储器单元中。在读取操作期间，第六半导体器件216可以经由数据线DIO输出存储在响应于命令/地址信号CA而选择的存储器单元中的第六数据D<6>。
第七半导体器件217可以包括多个存储器单元，并且可以在写入操作期间将加载在数据线DIO上的第七数据D<7>存储至响应于命令/地址信号CA而选择的存储器单元中。在读取操作期间，第七半导体器件217可以经由数据线DIO输出存储在响应于命令/地址信号CA而选择的存储器单元中的第七数据D<7>。
第八半导体器件218可以包括多个存储器单元，并且可以在写入操作期间将加载在数据线DIO上的第八数据D<8>存储至响应于命令/地址信号CA而选择的存储器单元中。在读取操作期间，第八半导体器件218可以经由数据线DIO输出存储在响应于命令/地址信号CA而选择的存储器单元中的第八数据D<8>。
第一半导体器件至第八半导体器件211～218可以使用通用的易失性存储器件来实现，例如但不限于动态随机存取存储(DRAM)器件，或者使用通用的非易失性存储器件来实现，例如但不限于快闪存储器件。
在写入操作期间，响应于的命令/地址信号CA，错误码储存电路300可以存储加载在数据线DIO上的错误码EC。在读取操作期间，响应于命令/地址信号CA，错误码储存电路300可以经由数据线DIO输出错误码EC。
如上所述，根据一个实施例的半导体系统可以比较包括关于数据的错误信息的错误码，以检测数据之间的同一性，或者例如，在一个实施例中，以检测数据之间的逻辑电平组合彼此是相等还是不相等。另外，由于半导体系统通过比较具有小于数据中包括的位数的位数的错误码，以检测数据之间的同一性或者例如逻辑电平组合彼此是相等还是不相等，所以可以减少用于检测数据之间的同一性(或者例如数据之间的逻辑电平组合是否相等)的时间以及检测同一性(或者例如数据之间的逻辑电平组合是否相等)所需的电流量。
参见图5，根据一个实施例的半导体系统可以包括控制器7和半导体模块8。控制器7可以包括错误校正电路400。半导体模块8可以包括模块控制器500、第一半导体器件至第八半导体器件511～518以及错误码储存电路600。
在写入操作期间，控制器7可以经由数据线DIO来输出第一数据至第八数据D<1:8>。在读取操作期间，控制器7可以接收加载在数据线DIO上的第一数据至第八数据D<1:8>。数据线DIO可以使用包括多个信号线的输入/输出(I/O)总线来实现。
错误校正电路400可以在写入操作期间响应于命令/地址信号CA而产生包括关于第一数据至第八数据D<1:8>的错误信息的错误码EC。错误校正电路400可以在写入操作期间响应于命令/地址信号CA而经由数据线DIO输出错误码EC。错误校正电路400可以在读取操作期间响应于命令/地址信号CA，而根据加载在数据线DIO上的错误码EC中包括的错误信息来产生比较信号CMP。错误校正电路400可以在读取操作期间响应于命令/地址信号CA，而根据错误码EC来校正第一数据至第八数据D<1:8>的错误。错误校正电路400可以经由数据线DIO来输出被校正的第一数据至第八数据。错误码EC可以被设定为具有包括关于第一数据至第八数据D<1:8>的错误信息的多个位。
图5中所示的错误校正电路400可以被实现为具有与参照图4所述的错误校正电路100相同的配置，并且执行与参照图4描述的错误校正电路100相同的操作。错误校正电路100和400之间唯一的差别在于错误校正电路400包括在控制器7中，而错误校正电路100是不包括在与控制器7相对应的控制器5中的。因此，下面将省略对错误校正电路400的详细描述。
模块控制器500可以经由命令线CIO输出命令/地址信号CA。模块控制器500可以接收比较信号CMP，以检测第一数据至第八数据D<1:8>之间的同一性。在一个实施例中，例如，模块控制器500可以接收比较信号CMP，以检测第一数据至第八数据D<1:8>之间的逻辑电平组合彼此是相等还是不相等。模块控制器500可以接收比较信号CMP，以检测第一数据至第八数据D<1:8>中的某些数据之间的同一性。在一个实施例中，例如，模块控制器500可以接收比较信号CMP，以检测第一数据至第八数据D<1:8>中的某些数据之间的逻辑电平组合彼此是相等还是不相等。命令/地址信号CA可以包括多个位。命令/地址信号CA中包括的多个位中的一个或多个位可以包括用于控制第一半导体器件至第八半导体器件511～518的操作的命令。命令/地址信号CA中包括的多个位中的一个或多个位可以包括用于选择包括在第一半导体器件至第八半导体器件511～518中的存储器单元的地址。
第一半导体器件至第八半导体器件511～518可以被实现为具有与参照图4描述的第一半导体器件至第八半导体器件211～218相同的配置，并且执行与参照图4所述的第一半导体器件至第八半导体器件211～218相同的操作。因此，下面将省略对第一半导体器件至第八半导体器件511～518的详细描述。另外，第一半导体器件至第八半导体器件511～518可以使用通用的易失性存储器件来实现，例如但不限于动态随机存取存储(DRAM)器件，或者使用通用的非易失性存储器件来实现，例如但不限于快闪存储器件。
错误码储存电路600可以被实现为具有与参照图4所述的错误码储存电路300相同的配置，并且执行与参照图4所述的错误码储存电路300相同的操作。因此，下面将省略对错误码储存电路600的详细描述。
如上所述，根据一个实施例的半导体系统可以比较包括关于数据的错误信息的错误码，以检测数据之间的同一性，或者例如，在一个实施例中，以检测数据之间的逻辑电平组合彼此是相等还是不相等。另外，由于半导体系统通过比较具有小于数据中包括的位数的位数的错误码，以检测数据之间的同一性或者例如数据之间的逻辑电平组合彼此是相等还是不相等，所以可以减少用于检测数据之间的同一性(或者例如数据之间的逻辑电平组合是否相等)的时间以及检测同一性(或者例如数据之间的逻辑电平组合是否相等)所需的电流量。
参照图1至图5所述的半导体器件或半导体系统可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，参见图6，根据一个实施例的电子系统1000可以包括：数据储存电路1001、存储器控制器1002、缓冲器存储器1003以及输入和输出(输入/输出)(I/O)接口1004。
数据储存电路1001可以根据从存储器控制器1002产生的控制信号，存储从存储器控制器1002输出的数据，或者可以将存储的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括但不限于例如图1中所示的第二半导体器件2、图3中所示的第二半导体器件4、图4中所示的第一半导体器件至第八半导体器件211～218、或者图5中所示的第一半导体器件至第八半导体器件511～518。数据储存电路1001可以包括即使在其电源中断时也可以保持其存储的数据的非易失性存储器。非易失性存储器可以是诸如或非型快闪存储器或者与非型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004来接收从外部设备(例如，主机设备)输出的命令，并且可以解码从主机设备输出的命令，以控制：用于将数据输入至数据储存电路1001或缓冲器存储器1003中的操作，或者用于输出存储在数据储存电路1001或缓冲器存储器1003中的数据的操作。存储器控制器1002可以包括但不限于例如图1中所示的第一半导体器件1、图3中所示的第一半导体器件3、图4中所示的模块控制器200或者图5中所示的模块控制器500。尽管图6示出了具有单个模块的存储器控制器1002，但是存储器控制器1002可以包括：用于控制由非易失性存储器组成的数据储存电路1001的一个控制器以及用于控制由易失性存储器组成的缓冲器存储器1003的另一个控制器。
缓冲器存储器1003可以暂时地存储由存储器控制器1002处理的数据。也就是说，缓冲器存储器1003可以暂时地存储从数据储存电路1001输出或输入到数据储存电路1001的数据。缓冲器存储器1003可以根据控制信号而存储从存储器控制器1002输出的数据。缓冲器存储器1003可以将存储的数据读取并输出到存储器控制器1002。缓冲器存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理地和电连接到外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004来接收从外部设备(即，主机)提供的控制信号和数据，并且可以经由I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。也就是说，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任意一种，例如通用串行总线(USB)驱动器、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电路(IDE)。
电子系统1000可以用作主机或外部存储设备的辅助存储设备。电子系统1000可以包括：固态盘(SSD)、USB驱动器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡)、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑闪存(CF)卡等。
参见图7，根据一个实施例的电子系统2000可以包括：主机2001、存储器控制器2002和数据储存电路2003。
主机2001可以将请求信号和数据输出至存储器控制器2002，以访问数据储存电路2003。存储器控制器2002可以响应于请求信号而向数据储存电路2003提供数据、数据选通信号、命令、地址和时钟信号，并且数据储存电路2003可以响应于该命令而执行写入操作或读取操作。主机2001可以将数据传输至存储器控制器2002，以将数据存储至数据储存电路2003中。另外，主机2001可以经由存储器控制器2002来接收从数据储存电路2003输出的数据。主机2001可以包括使用错误校正码(ECC)方案来校正数据的错误的电路。
存储器控制器2002可以用作将主机2001连接到数据储存电路2003以在主机2001和数据储存电路2003之间进行通信的接口。存储器控制器2002可以接收从主机2001输出的请求信号和数据，并且可以产生数据、数据选通信号、命令，地址和时钟信号并将它们提供给数据储存电路2003，以控制数据储存电路2003的操作。另外，存储器控制器2002可以将从数据储存电路2003输出的数据提供给主机2001。存储器控制器2002可以包括但不限于例如图1的第一半导体器件1、图3中所示的第一半导体器件3、图4中所示的模块控制器200或者图5中所示的模块控制器500。
数据储存电路2003可以包括多个存储器。数据储存电路2003可以从存储器控制器2002接收数据、数据选通信号、命令、地址和时钟信号，以执行写入操作或读取操作。包括在数据储存电路2003中的每个存储器可以包括使用错误校正码(ECC)方案来校正数据的错误的电路。数据储存电路2003可以包括但不限于例如图1中所示的第二半导体器件2、图3中所示的第二半导体器件4、图4中所示的第一半导体器件至第八半导体器件211～218或者图5中所示的第一半导体器件至第八半导体器件511～518。
在一些实施例中，电子系统2000可以被实现为选择性地操作包括在主机2001和数据储存电路2003中的任何一个ECC电路。或者，电子系统2000可以被实现为同时操作包括在主机2001和数据储存电路2003中的所有ECC电路。主机2001和存储器控制器2002可以根据实施例而实现为单个芯片。存储器控制器2002和数据储存电路2003可以根据实施例而实现为单个芯片。

Claims (20)

1.一种半导体系统，其包括：
第一半导体器件，其被配置为输出命令/地址信号、第一数据和第二数据，并且被配置为接收比较信号以检测第一数据与第二数据之间的逻辑电平组合是否相等；以及
第二半导体器件，其被配置为在写入操作期间基于命令/地址信号来存储第一数据的第一错误码和第二数据的第二错误码，并且被配置为在读取操作期间基于命令/地址信号而将第一错误码与第二错误码进行比较以输出比较信号。
2.根据权利要求1所述的半导体系统，
其中，第一错误码包括关于第一数据的错误信息；以及
其中，第二错误码包括关于第二数据的错误信息。
3.根据权利要求1所述的半导体系统，其中，如果第一错误码和第二错误码具有不同的逻辑电平组合，则第一数据和第二数据具有不同的逻辑电平组合。
4.根据权利要求1所述的半导体系统，其中，在输出第一错误码之后输出第二错误码。
5.根据权利要求1所述的半导体系统，其中，第二半导体器件包括：
错误校正电路，其被配置为在写入操作期间产生第一错误码和第二错误码，并且被配置为在读取操作期间将第一错误码与第二错误码进行比较以产生比较信号；
第一存储体，其被配置为在写入操作期间将第一数据存储至第一存储体的第一存储区中，被配置为在写入操作期间将第一错误码存储至第一存储体的第一错误码区中，并且被配置为在读取操作期间输出第一数据和第一错误码；以及
第二存储体，其被配置为在写入操作期间将第二数据存储至第二存储体的第二存储区中，被配置为在写入操作期间将第二错误码存储至第二存储体的第二错误码区中，并且被配置为在读取操作期间输出第二数据和第二错误码。
6.根据权利要求5所述的半导体系统，其中，错误校正电路包括：
错误码产生电路，其被配置为在写入操作期间产生包括关于第一数据的错误信息的第一错误码和包括关于第二数据的错误信息的第二错误码；
输入缓冲器，其被配置为在读取操作期间缓冲第一错误码和第二错误码以产生第一内部错误码和第二内部错误码；
码储存电路，其被配置为存储第一内部错误码，并且被配置为将所存储的第一内部错误码输出为存储错误码；以及
比较电路，其被配置为将存储错误码与第二内部错误码进行比较以产生比较信号。
7.根据权利要求6所述的半导体系统，其中，错误码产生电路被配置为在读取操作期间根据第一错误码和第二错误码来校正第一数据和第二数据的错误，并且被配置为在读取操作期间输出被校正的第一数据和第二数据。
8.一种半导体系统，其包括：
第一半导体器件，其被配置为输出命令/地址信号，被配置为接收或输出第一数据和第二数据，并且被配置为将第一错误码与第二错误码进行比较，以检测第一数据与第二数据之间的逻辑电平组合是否相等；以及
第二半导体器件，其被配置为在写入操作期间基于命令/地址信号来存储第一数据的第一错误码和第二数据的第二错误码，并且被配置为在读取操作期间基于命令/地址信号来输出第一错误码和第二错误码。
9.根据权利要求8所述的半导体系统，
其中，第一错误码包括关于第一数据的错误信息；以及
其中，第二错误码包括关于第二数据的错误信息。
10.根据权利要求8所述的半导体系统，其中，如果第一错误码和第二错误码具有不同的逻辑电平组合，则第一数据和第二数据具有不同的逻辑电平组合。
11.根据权利要求8所述的半导体系统，其中，在输出第一错误码之后输出第二错误码。
12.根据权利要求8所述的半导体系统，其中，第一半导体器件包括错误校正电路，错误校正电路被配置为在写入操作期间产生第一错误码和第二错误码，并且被配置为在读取操作期间将第一错误码和第二错误码进行比较，以检测第一数据与第二数据之间的逻辑电平组合是否相等。
13.根据权利要求8所述的半导体系统，其中，第二半导体器件包括：
第一存储体，其被配置为在写入操作期间基于命令/地址信号而将第一数据存储至第一存储体的第一存储区中，被配置为在写入操作期间基于命令/地址信号将第一错误码存储至第一存储体的第一错误码区中，并且被配置为在读取操作期间基于命令/地址信号而输出第一数据和第一错误码；以及
第二存储体，其被配置为在写入操作期间基于命令/地址信号而将第二数据存储至第二存储体的第二存储区中，被配置为在写入操作期间基于命令/地址信号而将第二错误码存储至第二存储体的第二错误码区中，并且被配置为在读取操作期间基于命令/地址信号而输出第二数据和第二错误码。
14.一种半导体器件，其包括：
错误校正电路，其被配置为在写入操作期间基于命令/地址信号产生第一数据的第一错误码和第二数据的第二错误码，并且被配置为在读取操作期间基于命令/地址信号而将第一错误码与第二错误码进行比较以产生比较信号；以及
存储体，其被配置为在写入操作期间将第一数据和第二数据存储至存储体的存储区中，被配置为在写入操作期间将第一错误码和第二错误码存储至存储体的错误码区中，并且被配置为在读取操作期间输出第一数据和第二数据以及第一错误码和第二错误码。
15.根据权利要求14所述的半导体器件，
其中，第一错误码包括关于第一数据的错误信息；以及
其中，第二错误码包括关于第二数据的错误信息。
16.根据权利要求14所述的半导体器件，其中，如果第一错误码和第二错误码具有不同的逻辑电平组合，则第一数据和第二数据具有不同的逻辑电平组合。
17.根据权利要求14所述的半导体器件，其中，在输出第一错误码之后输出第二错误码。
18.根据权利要求14所述的半导体器件，其中，错误校正电路在读取操作期间将第一错误码与第二错误码进行比较，以检测第一数据与第二数据之间的逻辑电平组合是否相等。
19.一种半导体系统，其包括：
控制器，其被配置为经由数据线接收或输出数据；以及
半导体模块，其被配置为包括错误码储存电路和多个半导体器件，被配置为在写入操作期间将数据存储至多个半导体器件中，被配置为在写入操作期间将包括关于数据的错误信息的错误码存储至错误码储存电路中，并且被配置为在读取操作期间将错误码进行比较，以检测数据之间的逻辑电平组合彼此是否相等。
20.一种半导体系统，其包括：
控制器，其被配置为经由数据线接收或输出数据，并且被配置为将加载在数据线上的错误码进行比较以产生比较信号；以及
半导体模块，其被配置为包括错误码储存电路和多个半导体器件，被配置为在写入操作期间将数据存储至多个半导体器件中，被配置为在写入操作期间将包括关于数据的错误信息的错误码存储至错误码储存电路中，并且被配置为在读取操作期间经由数据线输出错误码，
其中，半导体模块在读取操作期间基于比较信号来检测数据之间的逻辑电平组合彼此是否相等。
CN201710822607.1A 2016-11-16 2017-09-13 半导体器件和包括该半导体器件的半导体系统 Active CN108073468B (zh)

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