CN108008284A - 一种芯片测试系统 - Google Patents

Abstract

本发明提供了一种芯片测试系统，包括：控制向量单元；输入向量单元；标准单元，输入向量单元用以输出覆盖标准单元工作状态的多个信号组合至标准单元；标准单元在多个信号组合条件下进行测试以输出表示测试结果的多个测试信号；选择单元，控制向量单元用以输出控制信号至选择单元，选择单元在接收标准单元输出的多个测试信号后，根据控制信号将多个测试信号进行整合以形成整合信号输出；输出向量单元，用以接收整合信号并将整合信号通过输出向量单元的输出端口进行输出。其技术方案的有益效果在于，通过增加选择单元，可减少输出向量单元输出端口的数量，减少芯片中PAD数量，并且可有效缩短测试时间，提高测试效率。

Description

一种芯片测试系统

技术领域

本发明涉及半导体芯片测试技术领域，尤其涉及一种芯片测试系统。

背景技术

现有技术的标准单元库测试芯片如图1所示，由输入向量单元A，标准单元B，输出向量单元C组成。其中输入向量单元A为标准单元B提供输入信号，标准单元B的输出信号通过输出向量单元C输出进行测试。标准单元B的每个标准子单元电路B1的输出信号均对应一个输出向量子模块C1，且一个输出向量子模块C1亦只对应一个标准子单元电路C1的输出信号。这种测试芯片在标准单元个数较少的情况下使用时效率较高，但随着数字集成电路发展的需要，现有使用的标准单元库中标准单元个数成百上千，使用这种测试芯片较为繁琐，且测试效率较低。

发明内容

针对现有技术中测试芯片存在的上述问题，现提供一种旨在缩短测试时间，提高测试效率的芯片测试系统。

具体技术方案如下：

一种芯片测试系统，其中，包括：

控制向量单元；

输入向量单元；

标准单元，与所述输入向量单元连接，所述输入向量单元用以输出覆盖所述标准单元工作状态的多个信号组合至所述标准单元；

所述标准单元在所述多个信号组合条件下进行测试，输出表示测试结果的多个测试信号；

选择单元，与所述控制向量单元以及所述标准单元连接；

所述控制向量单元用以输出控制信号至所述选择单元，所述选择单元在接收所述标准单元输出的所述多个测试信号后，根据所述控制信号将所述多个测试信号进行整合以形成整合信号输出；

输出向量单元，与所述选择单元连接，用以接收所述整合信号并将所述整合信号通过所述输出向量单元的输出端口进行输出。

优选的，所述标准单元包括多个标准子单元；

每个所述标准子单元包括一输入端以及一输出端，所述输入端与所述输入向量单元的输出端连接，所述输出端与所述选择单元的输入端连接。

优选的，所述标准子单元包括，基本逻辑单元、时序单元、驱动单元、算数单元以及混合逻辑单元。

优选的，所述选择单元包括多个选择子单元；

每个所述选择子单元包括2个输入端，第一输入端以及第二输入端，所述第一输入端与所述控制向量单元的输出端连接；

所述第二输入端与所述标准子单元的输出端一一对应连接。

优选的，所述选择子单元为选择器。

优选的，每个所述标准子单元包括多个功能单元；

每个所述选择子单元分配有多个输入地址以及一个所述输出地址；

每个所述输入地址对应接收所述功能单元的一个所述测试信号。

优选的，所述控制向量单元与每个所述选择子单元连接；

所述控制向量单元用以输出控制信号至每个所述选择子单元，以控制所每个述子选择单元将所述整合信号通过所述输出地址输出至对应的所述输出端口。

优选的，多个所述标准子单元按照驱动能力的大小进行排序。

上述技术方案具有如下优点或有益效果：通过增加选择单元，可减少输出向量单元输出端口的数量，减少芯片中PAD数量，并且可有效缩短测试时间，提高测试效率。

附图说明

参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1背景技术部分的测试芯片库的结构示意图；

图2为本发明一种芯片测试系统的实施例的结构示意图；

图3为本发明一种芯片测试系统的另一实施例的结构示意图。

附图标记表示：

A、输入向量单元；B、标准单元；C、输出向量单元；D、控制向量单元；E、选择单元；B1、标准子单元；C1、输出端口；E1、子选择单元。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

本发明的技术方案中包括一种芯片测试系统。

如图2所示，一种芯片测试系统的实施例，其中，包括：

控制向量单元D；

输入向量单元A；

标准单元B，与输入向量单元A连接输入向量单元A用以输出覆盖标准单元工作状态的多个信号组合至标准单元B；

所述标准单元B在多个信号组合条件下进行测试，输出表示测试结果的多个测试信号；

选择单元E，与控制向量单元D以及标准单元B连接；

控制向量单元D用以输出控制信号至选择单元E，选择单元E在接收标准单元B输出的多个测试信号后，根据控制信号将多个测试信号进行整合以形成整合信号输出；

输出向量单元C，与选择单元E连接，用以接收所述整合信号并将所述整合信号通过所述输出向量单元C的输出端口C1进行输出。

针对现有技术中，每个标准单元B输出的每个测试信号需要输出单元提供对应测试信号个数的输出端口C1进行输出，存在输出端口C1个数占用较多的缺陷。

本发明中，则是通过增加选择单元E以及控制单元，可以将从标准单元B接收的多个测试信号进行整合以通过输出向量单元C的输出端口C1进行输出，从而有效的减少了输出端口C1的数量，同时还缩短测试时间，提高测试效率。

在一种较优的实施方式中，标准单元B包括多个标准子单元B1；

每个标准子单元B1包括一输入端以及一输出端，输入端与输入向量单元A的输出端连接，输出端与选择单元E的输入端连接。

在一种较优的实施方式中，标准子单元B1包括，基本逻辑单元、时序单元、驱动单元、算数单元以及混合逻辑单元。

在一种较优的实施方式中，选择单元E包括多个选择子单元E1；

每个选择子单元E1包括2个输入端，第一输入端以及第二输入端，第一输入端与控制向量单元D的输出端连接；

第二输入端与标准子单元B1的输出端一一对应连接。在一种较优的实施方式中，选择子单元E1为选择器。

在一种较优的实施方式中，每个标准子单元B1包括多个功能单元；

每个选择子单元E1分配有多个输入地址以及一个输出地址；

每个输入地址对应接收功能单元的一个测试信号。

在一种较优的实施方式中，控制向量单元D与每个选择子单元E1连接；

控制向量单元D用以输出控制信号至每个选择子单元E1，以控制所每个述子选择单元E将整合信号通过输出地址输出至对应的输出端口C1。

以下给出一具体的实施例进行说明，如图2所示，控制向量单元D的输出的控制信号位可为S[0-Y]，输入向量单元A输入的信号位可为[1-X]，其中，Y＝log2X，X为正整数；

当控制向量单元D控制信号均为0时，输出向量单元COUT_1至OUT_M输出为对应子选择单元E中的Cell 1的波形；

当控制向量单元D控制信号中仅有S[0]为1时，输出向量单元COUT_1至OUT_M输出为对应子选择单元E的Cell 2的波形；

当控制向量单元D控制信号中仅有S[1]为1时，输出向量单元COUT_1至OUT_M输出为对应子选择单元E的Cell 3的波形；

以此类推，当控制向量单元D的控制信号均为1，1时，输出向量单元COUT_1至OUT_M输出为对应子选择单元E的Cell n的波形；

其中，将标准单元B划分为多个标准子单元B1，我们假设为M个标准子单元B1，其中每个标准子单元B1包括多个功能单元，通过将具有不同驱动能力但是具有相同逻辑功能的功能单元划分到同一地址，通过该地址功能单元可将测试信号输出至对应的子选择单元E，子选择单元E根据控制信号对输入的测试信号进行整合形成整合信号，然后将整合信号输出至对应的输出端口C1。

在一种较优的实施方式中，多个标准子单元B1按照驱动能力的大小进行排序。

以下以另一种具体的实施方式进行说明，如图3所示：

INVX1，INVX2，INVX3，INVX4分别表示具有1倍，2倍，3倍，4倍驱动能力的反相器；

AND2X1，AND2X2，AND2X3，AND2X4分别表示具有1倍，2倍，3倍，4倍驱动能力的2输入与门；

OR2X1，OR2X2，OR2X3，OR2X4分别表示具有1倍，2倍，3倍，4倍驱动能力的2输入或门；

AO22X1，AO22X2，AO22X3，AO22X4分别表示具有1倍，2倍，3倍，4倍驱动能力的4输入与或门；

其中将上述的逻辑功能相同的单元划分至同一地址；

输入向量单元A提供给标准单元B4个输入信号，标准单元B由4个标准子单元B1组成，每个标准子单元B1输出4个信号提供给选择单元E，选择单元E相应的也由4个子选择单元E构成，每个子选择单元E充当一个4选1电路功能，而其所需的2个控制信号由控制向量模块提供。

通过控制向量单元DD与选择单元E将标准单元B的测试结果整合输出至输出向量单元C，在增加2个控制向量模块的PAD数量的情况下，输出向量模块使用的PAD数量由16减少到4，共节省10个PAD数量。

且由于具有1，2，3，4倍驱动能力的反相器，与门，或门，与或门的输出信号对应相同的地址，OUT_1，OUT_2，OUT_3，OUT_4输出波形均对应同功能单元，波形应一致，因此可以提高测试效率。

以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (8)

1.一种芯片测试系统，其特征在于，包括：

控制向量单元；

输入向量单元；

标准单元，与所述输入向量单元连接，所述输入向量单元用以输出覆盖所述标准单元工作状态的多个信号组合至所述标准单元；

所述标准单元在所述多个信号组合条件下进行测试，输出表示测试结果的多个测试信号；

选择单元，与所述控制向量单元以及所述标准单元连接；

所述控制向量单元用以输出控制信号至所述选择单元，所述选择单元在接收所述标准单元输出的所述多个测试信号后，根据所述控制信号将所述多个测试信号进行整合以形成整合信号输出；

输出向量单元，与所述选择单元连接，用以接收所述整合信号并将所述整合信号通过所述输出向量单元的输出端口进行输出。

2.根据权利要求1所述的芯片测试系统，其特征在于，所述标准单元包括多个标准子单元；

每个所述标准子单元包括一输入端以及一输出端，所述输入端与所述输入向量单元的输出端连接，所述输出端与所述选择单元的输入端连接。

3.根据权利要求2所述的芯片测试系统，其特征在于，所述标准子单元包括，基本逻辑单元、时序单元、驱动单元、算数单元以及混合逻辑单元。

4.根据权利要求2所述的芯片测试系统，其特征在于，所述选择单元包括多个选择子单元；

每个所述选择子单元包括2个输入端，第一输入端以及第二输入端，所述第一输入端与所述控制向量单元的输出端连接；

所述第二输入端与所述标准子单元的输出端一一对应连接。

5.根据权利要求4所述的芯片测试系统，其特征在于，所述选择子单元为选择器。

6.根据权利要求4所述的芯片测试系统，其特征在于，每个所述选择子单元分配有多个输入地址以及一个所述输出地址；

每个所述输入地址对应接收所述标准子单元的一个所述测试信号。

7.根据权利要求4所述的芯片测试系统，其特征在于，所述控制向量单元与每个所述选择子单元连接；

所述控制向量单元用以输出控制信号至每个所述选择子单元，以控制所每个述子选择单元将所述整合信号通过所述输出地址输出至对应的所述输出端口。

8.根据权利要求1所述的芯片测试系统，其特征在于，多个所述标准子单元按照驱动能力的大小进行排序。