CN107946195A - 制备双栅氧化物半导体薄膜晶体管的方法 - Google Patents
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Abstract
本申请公开了一种制备双栅氧化物半导体薄膜晶体管的方法，包括在衬底上依次形成底栅电极、底栅介质层、有源层、顶栅介质层、顶栅电极、钝化层以及电极导电层，其中所述有源层的材料是透明的氧化物半导体材料；其中，形成所述顶栅电极的操作包括在所述顶栅介质层上形成光刻胶层，从顶栅介质层向衬底的方向曝光,其中与所述底栅电极对应的光刻胶层的厚度小于其他位置的光刻胶层厚度；基于光刻胶层厚度的差异通过曝光去除与所述底栅电极对应的光刻胶层并裸露出部分顶栅介质层，但在其他位置的顶栅介质层上仍留有光刻胶层；在所述顶栅介质层裸露出来的部分上形成与所述底栅电极的位置对应的顶栅电极。
Description
技术领域
本申请涉及一种薄膜晶体管的制备方法，特别是关于一种双栅氧化物半导体薄膜晶体管的制备方法。
背景技术
显示技术和产业是当今信息技术和产业的最具发展潜力的领域之一。显示技术的核心是薄膜晶体管(TFT)技术，任何有源矩阵寻址方式的平板显示如液晶显示(LiquidCrystal Display，LCD)、有机发光二极管显示 (Organic Light-Emitting Diode，OLED)都依赖于TFT的控制和驱动。
近年来，人们对各类高性能便携式产品、以及大尺寸高清显示产品的需求越来越大，进而使得平板显示对TFT的要求也越来越高。当前主流的非晶硅(a-Si)TFT技术受限于其较低的载流子迁移率，已经不能满足下一代平板显示的要求。在这样的背景下，亟需不断发展新一代的TFT技术。目前被认为可以满足下一代平板显示的TFT技术主要是基于低温多晶硅 (Low temperature poly-Si,LTPS)TFT的显示技术和以铟镓锌氧(InGaZnO, IGZO)TFT为代表的氧化物半导体TFT显示技术。
但是，主流的LTPS TFT技术存在着大面积均匀性较差的问题，所以其当前的应用主要面向中小尺寸的OLED和LCD屏。另外，LTPS TFT技术工艺步骤复杂，制作成本高，这些都大大制约了LTPS TFT的进一步发展与应用。
自从2004年氧化铟镓锌(IGZO)薄膜晶体管(TFT)问世以来，关于以其为代表的氧化物半导体TFT，特别是金属氧化物TFT的研究便受到了广泛关注并取得了巨大进展。以a-IGZO TFT为代表的金属氧化物薄膜晶体管具有载流子迁移率高、稳定性好和大面积均匀性好等优点，并且其工艺温度低，可适用于柔性显示技术，此外，氧化物半导体的禁带宽度大(～3 eV)，拥有高可见光透过率，使其适用于未来的全透明显示技术。
目前，氧化物半导体TFT制备中最常采用的两种器件结构分别为背沟道刻蚀型(BCE)结构和刻蚀阻挡层型(ESL)结构。前者与生产用a-Si TFT 的结构相同，具有器件结构简单，加工成本低的优点。可是，一般而言，金属氧化物对酸/碱溶液非常敏感，并且其金属-氧化物化学键在等离子体的轰击下很容易断裂，所以在源漏电极图形化过程中，无论是采用酸/碱溶液湿法腐蚀的方法，还是采用等离子体干法刻蚀的方法，或多或少都会对沟道背面造成损伤，这都会严重地影响器件的基本电学性能和稳定性。
ESL结构在刻蚀源漏电极之前先生长一层刻蚀阻挡层将沟道保护起来，这种结构的金属氧化物TFT较BCE结构通常具有更加稳定的性能。可是，其需要一块额外的光刻版定义刻蚀阻挡层，使得生产成本增加，而且这种结构的寄生电容大，较大的寄生电容会增大RC延迟时间，影响开关速度。另外，这种结构也不利于器件尺寸小型化。所以说，在有源矩阵有机发光二极管(AMOLED)应用中，目前BCE结构和ESL结构都不能很好的满足要求。
此外，显示面板发展的趋势是全集成，即将外围栅/源驱动电路集成到显示面板上，最终形成板上系统(SOP)。实现这一目标的前提是利用 TFT设计制备高性能的逻辑电路，目前在集成电路应用中，金属氧化物TFT 还面临着器件电流驱动能力不够大和稳定性不够好等问题。
发明内容
本申请提供了一种制备双栅氧化物半导体薄膜晶体管的方法，包括在衬底上依次形成底栅电极、底栅介质层、有源层、顶栅介质层、顶栅电极、钝化层以及电极导电层，其中所述有源层的材料是透明的氧化物半导体材料；其中，形成所述顶栅电极的操作包括在所述顶栅介质层上形成光刻胶层，从顶栅介质层向衬底的方向曝光,其中与所述底栅电极对应的光刻胶层的厚度小于其他位置的光刻胶层厚度；基于光刻胶层厚度的差异通过曝光去除与所述底栅电极对应的光刻胶层并裸露出部分顶栅介质层，但在其他位置的顶栅介质层上仍留有光刻胶层；在所述顶栅介质层裸露出来的部分上形成与所述底栅电极的位置对应的顶栅电极。
特别的，所述底栅电极包括反光材料，所述底栅电极对曝光光线的反射使得与所述底栅电极对应的光刻胶层经历再次曝光。
特别的，所述光刻胶层是正性光刻胶，与所述底栅电极对应的光刻胶层厚度为3000至其余位置的光刻胶层厚度为曝光能量范围在1.3W/cm2至3.5W/cm2。
特别的，所述光刻胶层是正性光刻胶，与所述底栅电极对应的光刻胶层厚度为1μm至1.2μm，其他位置的光刻胶层厚度为1.2μm至1.4μm，进行曝光的光源波长为370nm至450nm；曝光能量范围在4W/cm2至10W/cm2。
特别的，所述底栅电极的材料包括钼、铜、铝、钛、铬、导电金属氧化物或其他反光的导电材料中的一种或多种的组合。
特别的，所述有源层包括氧化锌、氧化铟或其他透明金属氧化物半导体材料、或氧化铟镓锌、氧化铟锌、氧化锌锡，氧化铪铟锌、氧化铟锡或其他透明多元金属氧化物半导体材料，并且所述有源层的厚度是5nm至200nm。
特别的，所述方法还包括在所述底栅介质层上形成所述有源层后对所述有源层图形化形成有源区；形成所述顶栅介质层包括在所述有源区以及所述底栅介质层上形成所述顶栅介质层。
特别的，所述方法还包括在所述底栅介质层上形成所述有源层后，在所述有源层上形成第一顶栅介质层，对所述有源层和所述第一顶栅介质层图形化以形成有源区，在经图形化的第一顶栅介质层和所述底栅介质层上形成第二顶栅介质层，所述第二顶栅介质层覆盖所述有源区和所述第一顶栅介质层的侧表面；其中所述顶栅介质层包括所述第一顶栅介质层和所述第二顶栅介质层。
特别的，所述第一顶栅介质层的厚度为100nm，并且所述第二顶栅介质层的厚度为100nm。
特别的，所述的方法还包括在所述有源区和所述顶栅电极上形成掺杂材料层，并通过在氧气氛中的退火操作对所述有源层进行掺杂，其中掺杂材料层包括铝、钛、硼中的一种或多种。
以下将参照附图对本申请的示例性实施例的详细描述。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本申请的实施例，并且连同其说明一起用于解释本申请的原理。
图1所示为根据本申请一个实施例的制备双栅氧化物半导体薄膜晶体管的工艺流程示意图；
图2所示为与图1所示工艺流程相应制备双栅氧化物半导体薄膜晶体管的方法流程图；
图3所示为根据本申请另一个实施例的制备双栅氧化物半导体薄膜晶体管的工艺流程示意图；
图4所示为与图3所示工艺流程相应制备双栅氧化物半导体薄膜晶体管的方法流程图；
图5所示为根据本申请又一个实施例的制备双栅氧化物半导体薄膜晶体管的工艺流程示意图；以及
图6所示为与图5所示工艺流程相应制备双栅氧化物半导体薄膜晶体管的方法流程图。
具体实施方式
以下将参照附图来详细描述本申请的各示例性实施例。应注意的是，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意的是，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
由于前述的ESL和BCE结构氧化物半导体TFT存在的问题，实现氧化物半导体TFT量产的重担落在了具有双栅结构的氧化物半导体TFT身上。
虽然理论上双栅结构可以提升器件的性能，但工艺上受光刻对准精度的限制，如果双栅电极在制作过程中不能形成自对准，就会引入大的额外寄生电容。同时由于该光刻套刻误差的随机性，器件性能也具有一定的离散性。这些往往会严重降低器件的性能从而抵消了双栅结构本应带来的好处。
目前，已有自对准双栅加工所采用的方法是利用玻璃或塑料衬底的透明性，从衬底背面进行曝光，以底栅电极为掩模确定顶栅电极的位置和尺寸。这样形成的双栅电极自然是自对准的。但是这种方法由于其工艺步骤的安排，无法与当前的工业化生产流程相兼容。如果要采用这种方法制备双栅氧化物半导体薄膜晶体管，就必须更换当前的生产线制造设备。然而，众所周知，半导体产业中使用的制造设备价格非常昂贵。因此，更新设备必然会导致制造成本的大幅提升，显然是令生产者难以接受的，在目前看起来也是不现实的。因此，这种状况对于双栅氧化物半导体薄膜晶体管在显示器领域的普及形成了障碍。
另外，对一个理想的双栅结构的器件来说，除了双栅电极之间应具有自对准特征之外，双栅电极与源漏区域之间的自对准也是必要的，不然也会引入大的寄生电容。同时与单栅器件相比，双栅驱动下器件的沟道电阻通常会有数倍的降低。因此，如果源漏寄生电阻过大，即寄生电阻占总电阻的比例过大，会导致器件驱动电流显著下降，器件性能严重恶化。这样，双栅结构的器件，对源漏区域的寄生电阻的要求显得更为苛刻。在单栅器件和非自对准双栅器件情况下，通常可以通过在源漏区域叠加一层低阻的金属层，就可以把源漏寄生电阻降低到一个可接受的范围。但是在自对准双栅的情况下，这样的双层源漏是无法实现的。因此在自对准双栅结构下，需要探索新的方法用来形成与双栅电极自对准且电阻低的源漏区域。
本申请提供了一种制备双栅氧化物半导体薄膜晶体管的方法，这种方法采用正面曝光的方式，因此生产者无需更换现有的制造设备就可以实现双栅氧化物晶体管的制备。由于器件正面和反面的层叠结构存在很大差异，因此在本申请之前始终没能实现以正面曝光的方式实现自对准的双栅氧化物半导体晶体管的制备。
下面结合附图和实施例对本发明申请进行详细的描述。
图1为根据本申请一个实施例的制备双栅氧化物半导体薄膜晶体管的工艺流程示意图。如图2所示为根据本申请一个实施例的制备双栅氧化物半导体薄膜晶体管的方法流程图。
在步骤2002，如图1.1所示，可以首先在衬底102上淀积一层底栅电极导电层104a。衬底102可以采用玻璃等透明材料。根据一个实施例，底栅电极导电层104a可以采用钼(Mo)、铜(Cu)、铝(Al)、钛(Ti)和铬(Cr) 中的单质或合金构成单一金属层或多层金属层。根据另一个实施例，底栅电极导电层104a也可以采用非反光材料，如导电金属氧化物(如ITO)或其他导电材料中的一种或多种组合。根据一个实施例，底栅电极导电层104a 的厚度根据需要可以是10nm～800nm，特别的可以是150nm。根据一个实施例，可以采用磁控溅射、反应溅射、热蒸镀、电子术蒸镀等技术将底栅电极层104a形成在衬底102上。这里所说的反光，指的是透射率至少低于 20％。
在步骤2004，如图1.2所示，可以将底栅电极导电层104a图形化形成底栅电极104b。根据一个实施例，可以在底栅电极导电层104a上旋涂光刻胶，然后进行光刻、去胶、清洗处理等操作，最终得到图形化的底栅电极104b。
在步骤2006，如图1.3所示，在衬底102和底栅电极104b上淀积一层底栅介质层106。根据一个实施例，底栅介质层106的材料可采用氧化硅、氮化硅、高介电常数介质材料(如氧化铝、氧化铪、氧化锆等)以及有机介质材料中的一种或者多种组合，并且底栅介质层106的厚度可以是 5nm～400nm，特别是200nm。根据一个实施例，可以采用等离子体化学气相淀积、磁控溅射或反应溅射、原子层淀积或旋涂技术等形成底栅介质层106。
在步骤2008，如图1.4所示，在底栅介质层106上淀积一层有源层 108a。根据一个实施例，有源层108a可以采用透明的氧化物半导体材料，例如金属氧化物材料例如氧化锌(ZnO)、氧化铟(In2O3)、或基于上述两种材料的多元金属氧化物半导体，如氧化铟镓锌IGZO、氧化铟锌IZO、氧化锌锡ZTO，氧化铪铟锌HIZO、氧化铟锡ITO等。这里所说的透明指的是透射率至少为80％。根据一个实施例，可以采用磁控溅射、反应溅射、原子层淀积或旋涂等方法形成有源层108a。根据一个实施例，有源层108a的厚度可以为5nm～200nm，特别是40nm。
在步骤2010，如图1.5所示，可以对有源层108a图形化以形成有源区108b。根据一个实施例，可以在有源层108a上旋涂光刻胶，然后进行光刻、刻蚀，然后进行去胶、清洗处理，得到有源区108b。
在步骤2012，如图1.6所示，可以在底栅介质层106和有源区108b 上生长一层顶栅介质层110。另外，根据一个实施例，在产生顶栅介质层 110之后，还可以进行退火处理，用来调整沟道层的载流子浓度，例如调整氢元素的含量，退火气氛可为空气或氧气，退火的温度可以在150℃～ 500℃之间。根据一个实施例，顶栅介质层110的材料可采用氧化硅、氮化硅、高介电常数介质材料(如氧化铝、氧化铪、氧化锆等)以及有机介质材料中的一种或者多种组合。根据一个实施例，可以采用等离子体化学气相淀积、磁控溅射或反应溅射、原子层淀积或旋涂技术等方法产生顶栅介质层110。根据一个实施例，顶栅介质110的厚度可以为5nm～400nm，特别是200nm。
在步骤2014，如图1.7所示，在顶栅介质层110上敷涂一层光刻胶112，并且从光刻胶层112向衬底102方向进行曝光。
根据一个实施例，如图1.7所示，因为底栅电极的存在，使得与底栅电极对应的区域在高度上高于其他位置。因此在涂敷光刻胶以后，与底栅电极对应的光刻胶层的厚度小于其他位置的光刻胶层的厚度。
根据一个实施例，光刻胶层112采用的可以是正性光刻胶，与底栅电极对应的光刻胶层厚度可以大约为3000至其余位置的光刻胶层厚度可以大约为曝光能量范围可以大约为1.3W/cm2至3.5 W/cm2。
在步骤2016，如图1.8所示，可以在曝光之后进行显影，基于步骤2014 中所提供的光刻胶厚度设置以及曝光能量设置，可以使得底栅电极104b对应的光刻胶层部分被全部去除，其余位置的光刻胶层可能会有所变薄但仍然会留下一定厚度的光刻胶层112b。
在步骤2018，如图1.9所示，可以在残留的光刻胶层112b和裸露的部分顶栅介质层110上生长一层顶栅电极导电层114a。根据一个实施例，顶栅电极导电层114a可采用金属(如钼、铜、铝、钛、铬等)、导电金属氧化物(如ITO)或其他导电材料中的一种或多种组合。根据一个实施例，可以采用磁控溅射、反应溅射、热蒸镀、电子术蒸镀等方法生长顶栅电极导电层114a。根据一个实施例，顶栅电极导电层114a的厚度可以为10nm～ 800nm，特别是150nm。
在步骤2020，如图1.10所示，可以剥离光刻胶层112b及其上的顶栅电极导电层部分以形成顶栅电极114b。
在步骤2022，如图1.11所示，可以以顶栅电极114b为掩膜，刻蚀顶栅介质层110，并暴露出有源区108b位于顶栅电极114b两端的源区108c 和漏区108d。根据一个实施例，可以采用RIE法刻蚀顶栅介质层110，刻蚀气体可以为CF4和O2。
在步骤2024，如图1.12所示，可以在源区108c和漏区108d以及顶栅电极114b上生长掺杂材料层116。由于氧化物半导体的特性，目前常用的一般是N型氧化物半导体薄膜晶体管，因此根据一个实施例，掺杂材料层116可以采用铝(Al)、钛(Ti)、硼(B)等，其厚度可以是2nm～5 nm，特别是4nm。在掺杂材料薄膜与氧化物半导体的作用下，氧化物半导体薄膜的导电性大增。根据一个实施例，可以采用磁控溅射、热蒸镀、电子术蒸镀等方法形成掺杂材料层116。
在步骤2026，如图1.13所示，可以进行退火处理以从而降低源区108c 和漏区108d的电阻。根据一个实施例，可以在O2气氛中、或惰性气体气氛中或真空中进行退火处理，从而掺杂材料可以扩散入源区108c和漏区108d 以降低该区域的电阻。退火的温度可以在150℃～500℃之间，特别是300℃。退火的时间可以是0.5～2小时，特别是1.5小时。
可选择的，如果在步骤2026是在非氧气环境下进行的退火处理，那么在步骤2028，如图1.14所示，可以对器件进行氧气处理，例如氧气退火。这是为了确保掺杂材料层116的至少一定厚度的上表面被氧化，从而防止漏电。
在步骤2030，如图1.15所示，可以在掺杂材料层116上淀积一层钝化层118。根据一个实施例，钝化层118的材料可采用氧化硅、氮化硅、高介电常数介质材料(如氧化铝、氧化铪、氧化锆等)以及有机介质材料中的一种或者多种组合，并且钝化层118的厚度可以为5nm～400nm，特别的可以是200nm。根据一个实施例，可以采用等离子体化学气相淀积 PECVD方法生成钝化层118。
在步骤2032，如图1.16所示，可以刻蚀钝化层118形成电极接触孔，包括顶栅电极接触孔、源极接触孔和漏极接触孔。
在步骤2034，如图1.17所示，可以在钝化层118上以及电极接触孔中淀积电极导电层以形成例如源区引出电极120a和漏区引出电极120b。根据一个实施例，电极导电层的材料可采用金属(如钼、铜、铝、钛、铬等)、导电金属氧化物(如ITO)或其他导电材料中的一种或多种组合，淀积方法可以采用磁控溅射、反应溅射、热蒸镀、电子术蒸镀等，电极导电层120a和120b的厚度可以是10nm～800nm，特别是150nm。
图3为根据本申请一个实施例的制备双栅氧化物半导体薄膜晶体管的工艺流程示意图。如图4所示为根据本申请一个实施例的制备双栅氧化物半导体薄膜晶体管的方法流程图。
在步骤4002，如图3.1所示，可以首先在衬底302上淀积一层底栅电极导电层304a。衬底302可以采用玻璃等透明材料。根据一个实施例，底栅电极导电层304a可以采用反光材料，例如可以是钼(Mo)、铜(Cu)、铝 (Al)、钛(Ti)和铬(Cr)中的单质或合金构成单一金属层或多层金属层。根据一个实施例，底栅电极导电层304a的厚度根据需要可以是10nm～800nm，特别的可以是150nm。根据一个实施例，可以采用磁控溅射、反应溅射、热蒸镀、电子术蒸镀等技术将底栅电极层304a形成在衬底302上。这里所说的反光，指的是透射率至少低于20％。
在步骤4004，如图3.2所示，可以将底栅电极导电层304a图形化形成底栅电极304b。根据一个实施例，可以在底栅电极导电层304a上旋涂光刻胶，然后进行光刻、去胶、清洗处理等操作，最终得到图形化的底栅电极304b。
在步骤4006，如图3.3所示，在衬底302和底栅电极304b上淀积一层底栅介质层306。根据一个实施例，底栅介质层306的材料可采用氧化硅、氮化硅、高介电常数介质材料(如氧化铝、氧化铪、氧化锆等)以及有机介质材料中的一种或者多种组合，并且底栅介质层306的厚度可以是 5nm～400nm，特别是200nm。根据一个实施例，可以采用等离子体化学气相淀积、磁控溅射或反应溅射、原子层淀积或旋涂技术等形成底栅介质层306。
在步骤4008，如图3.4所示，在底栅介质层306上淀积一层有源层 308a。根据一个实施例，有源层308a可以采用透明的氧化物半导体材料，例如金属氧化物材料例如氧化锌(ZnO)、氧化铟(In2O3)、或基于上述两种材料的多元金属氧化物半导体，如氧化铟镓锌IGZO、氧化铟锌IZO、氧化锌锡ZTO，氧化铪铟锌HIZO、氧化铟锡ITO等。这里所说的透明指的是透射率至少为80％。根据一个实施例，可以采用磁控溅射、反应溅射、原子层淀积或旋涂等方法形成有源层308a。根据一个实施例，有源层308a的厚度可以为5nm～200nm，特别是40nm。
在步骤4010，如图3.5所示，可以对有源层308a图形化以形成有源区308b。根据一个实施例，可以在有源层308a上旋涂光刻胶，然后进行光刻、刻蚀，然后进行去胶、清洗处理，得到有源区308b。
在步骤4012，如图3.6所示，可以在底栅介质层306和有源区308b 上生长一层顶栅介质层310。另外，根据一个实施例，在淀积顶栅介质层 310之后，还可以进行退火处理，用来调整沟道层的载流子浓度，例如调整氢元素的含量，退火气氛可为空气或氧气，退火的温度可以在150℃～ 500℃之间。根据一个实施例，顶栅介质层310的材料可采用氧化硅、氮化硅、高介电常数介质材料(如氧化铝、氧化铪、氧化锆等)以及有机介质材料中的一种或者多种组合。根据一个实施例，可以采用等离子体化学气相淀积、磁控溅射或反应溅射、原子层淀积或旋涂技术等方法产生顶栅介质层310。根据一个实施例，顶栅介质310的厚度可以为5nm～400nm，特别是200nm。
在步骤4014，如图3.7所示，在顶栅介质层310上敷涂一层光刻胶层 312，并且从光刻胶层312向衬底302方向进行曝光。
在这个步骤中，从衬底302正向入射的光线300中一部分光线300A穿过光刻胶层312，透明的顶栅介质层310、透明的有源区308b、透明的底栅介质层306以及透明的衬底302而透射；另一部分光线300B经过底栅电极304b反射，又沿衬底302至光刻胶层312的方向射向与底栅电极304b 的位置相对应的光刻胶层312的部分。因此，与底栅电极304b对应的光刻胶层312的部分经历了再次曝光或多次曝光。
在步骤4016，如图3.8所示，可以在曝光之后进行显影，使得底栅电极304b正上方的对应的光刻胶层部分被全部去除，其余位置留下一定厚度的光刻胶层312b。这个效果是由于曝光上的差异和光刻胶厚度上的差异产生的。因为经历过多次曝光，底栅电极304b正上方对应的光刻胶层部分在显影后可以被全部去除；而其它区域的光刻胶只经历了一次曝光，在显影后这些区域的光刻胶可能会有所变薄但是因为没有经历多次曝光因此不会被完全显影掉而仍然有部分保留。另外，底栅电极304b正上方对应的光刻胶层的厚度也低于比其他位置的光刻胶层厚度，例如二者之间至少相差底栅电极层的厚度。
但是，要想达到这个效果需要对光刻胶层的厚度、光源的波长、曝光能量等参数进行精确的设计。根据一个实施例，光刻胶层312可以是正性光刻胶，(在与底栅电极对应的区域以外的区域上的)光刻胶层厚度可以是在1.2μm～1.4μm之间，光刻胶层312的厚度不能过厚，这样否则与底栅电极对应的区域在显影后可能还有残留的光刻胶；但是也不能过薄，否则显影后其他区域的光刻胶可能也会被去除。这里所说的光刻胶层312的厚度指的是除与底栅电极对应的位置以外的光刻胶层的厚度，与底栅电极对应的光刻胶层相比，二者厚度相差例如200nm。根据另一个实施例，进行曝光的光源波长应该相对比较长，范围可以在370nm～400nm之间；因为存在多次曝光，因此曝光能量也可相应取的较低，范围可以在4W/cm2～ 10W/cm2。
在步骤3018，如图3.9所示，可以在残留的光刻胶层312b和裸露的部分顶栅介质层310上生长一层顶栅电极导电层314a。根据一个实施例，顶栅电极导电层314a可采用金属(如钼、铜、铝、钛、铬等)、导电金属氧化物(如ITO)或其他导电材料中的一种或多种组合。根据一个实施例，可以采用磁控溅射、反应溅射、热蒸镀、电子术蒸镀等方法生长顶栅电极导电层314a。根据一个实施例，顶栅电极314a的厚度可以为10nm～800nm，特别是150nm。
在步骤4020，如图3.10所示，可以剥离光刻胶层312b及其上的顶栅电极层部分以形成顶栅电极314b。
在步骤4022，如图3.11所示，可以以顶栅电极314b为掩膜，刻蚀顶栅介质层310，并暴露出有源区308b位于顶栅电极314b两端的源区308c 和漏区308d。根据一个实施例，可以采用RIE法刻蚀顶栅介质层310，刻蚀气体可以为CF4和O2。
在步骤4024，如图3.12所示，可以在源区308c和漏区308d以及顶栅电极314b上生长掺杂材料层316。由于氧化物半导体的特性，目前常用的一般是N型氧化物半导体薄膜晶体管，因此根据一个实施例，掺杂材料层316可以采用铝(Al)、钛(Ti)、硼(B)等，其厚度可以是2nm～5 nm，特别是4nm。根据一个实施例，可以采用磁控溅射、热蒸镀、电子术蒸镀等方法形成掺杂材料层316。
在步骤4026，如图3.13所示，可以进行退火处理以从而降低源区308c 和漏区308d的电阻。根据一个实施例，可以在O2气氛中、或惰性气体气氛中或真空中进行退火处理，从而掺杂材料可以扩散入源区308c和漏区308d 以降低该区域的电阻。退火的温度可以在150℃～500℃之间，特别是300℃。退火的时间可以是0.5～2小时，特别是1.5小时。
可选择的，如果在步骤4026是在非氧气环境下进行的退火处理，那么在步骤4028，如图3.14所示，可以对器件进行氧气处理，例如氧气退火。这是为了确保掺杂材料层316的至少一定厚度的上表面被氧化，从而防止漏电。
在步骤4030，如图3.15所示，可以在掺杂材料层316上淀积一层钝化层318。根据一个实施例，钝化层318的材料可采用氧化硅、氮化硅、高介电常数介质材料(如氧化铝、氧化铪、氧化锆等)以及有机介质材料中的一种或者多种组合，并且钝化层318的厚度可以为5nm～400nm，特别的可以是200nm。根据一个实施例，可以采用等离子体化学气相淀积 PECVD方法生成钝化层318。
在步骤4032，如图3.16所示，可以刻蚀钝化层318形成电极接触孔，包括顶栅电极接触孔、源极接触孔和漏极接触孔。
在步骤4034，如图3.17所示，可以在钝化层318上以及电极接触孔中淀积电极导电层以形成例如源区引出电极320a和漏区引出电极320b。根据一个实施例，电极导电层的材料可采用金属(如钼、铜、铝、钛、铬等)、导电金属氧化物(如ITO)或其他导电材料中的一种或多种组合，淀积方法可以采用磁控溅射、反应溅射、热蒸镀、电子术蒸镀等，电极导电层320a和320b的厚度可以是10nm～800nm，特别是150nm。
图5为根据本申请一个实施例的制备双栅氧化物半导体晶薄膜体管的工艺流程示意图。如图6所示为根据本申请一个实施例的制备双栅氧化物半导体薄膜晶体管的方法流程图。
在步骤6002，如图5.1所示，可以首先在衬底502上淀积一层底栅电极导电层504a。衬底502可以采用玻璃等透明材料。根据一个实施例，底栅电极导电层504a可以采用反光材料，例如可以可以是钼(Mo)、铜(Cu)、铝(Al)、钛(Ti)和铬(Cr)中的单质或合金构成单一金属层或多层金属层。根据一个实施例，底栅电极导电层504a的厚度根据需要可以是10nm～800 nm，特别的可以是150nm。根据一个实施例，可以采用磁控溅射、反应溅射、热蒸镀、电子术蒸镀等技术将底栅电极层504a淀积在衬底502上。这里所说的反光，指的是透射率至少低于20％。
在步骤6004，如图5.2所示，可以将底栅电极导电层504a图形化形成底栅电极504b。根据一个实施例，可以在底栅电极导电层504a上旋涂光刻胶，然后进行光刻、去胶、清洗处理等操作，最终得到图形化的底栅电极504b。
在步骤6006，如图5.3所示，在衬底502和底栅电极504b上淀积一层底栅介质层506。根据一个实施例，底栅介质层506的材料可采用氧化硅、氮化硅、高介电常数介质材料(如氧化铝、氧化铪、氧化锆等)以及有机介质材料中的一种或者多种组合，并且底栅介质层506的厚度可以是 5nm～400nm，特别是200nm。根据一个实施例，可以采用等离子体化学气相淀积、磁控溅射或反应溅射、原子层淀积或旋涂技术等形成底栅介质层506。
在步骤6008，如图5.4所示，在底栅介质层506上淀积一层有源层 508a。根据一个实施例，有源层508a可以采用透明的氧化物半导体材料，例如金属氧化物材料例如氧化锌(ZnO)、氧化铟(In2O3)、或基于上述两种材料的多元金属氧化物半导体如氧化铟镓锌IGZO、氧化铟锌IZO、氧化锌锡 ZTO，氧化铪铟锌HIZO、氧化铟锡ITO等。这里所说的透明指的是透射率至少为80％。根据一个实施例，可以采用磁控溅射、反应溅射、原子层淀积或旋涂等方法淀积有源层508a。根据一个实施例，有源层508a的厚度可以为5nm～200nm，特别是40nm。
在步骤6010，如图5.5所示，可以在有源层508a上生长第一顶栅介质层510a。根据一个实施例，第一顶栅介质层510a的材料可采用氧化硅、氮化硅、高介电常数介质材料(如氧化铝、氧化铪、氧化锆等)以及有机介质材料中的一种或者多种组合。根据一个实施例，可以采用等离子体化学气相淀积、磁控溅射或反应溅射、原子层淀积或旋涂技术等淀积第一顶栅介质层510a。根据一个实施例，第一顶栅介质510a的厚度可以是50～ 200nm，特别是100nm。
在步骤6012，如图5.6所示，可以对第一顶栅介质层510a和有源层 508a图形化，以形成有源区508b和经图形化的第一顶栅介质层510b。根据一个实施例，可以在第一顶栅介质层510a上旋涂光刻胶，然后对第一顶栅介质层510a和有源层508a进行光刻、刻蚀，然后进行去胶、清洗处理，得到经图形化的第一顶栅介质层510b和有源区508b。
由于第一顶栅介质层510a的存在，在图形化过程中，有源层508a特别是有源层508a的上表面就可以免于受到刻蚀的影响，因而提高了有源区 508b的薄膜质量。
在步骤6014，如图5.7所示，在经图形化的第一顶栅介质层510b和底栅介质层506上淀积第二顶栅介质层510c。根据一个实施例，第二顶栅介质层510c的材料可采用氧化硅、氮化硅、高介电常数介质材料(如氧化铝、氧化铪、氧化锆等)以及有机介质材料中的一种或者多种组合。根据一个实施例，可以采用等离子体化学气相淀积、磁控溅射或反应溅射、原子层淀积或旋涂技术等淀积第二顶栅介质层510c。根据一个实施例，第二顶栅介质510c的厚度可以是50～200，特别是100nm。
从图5.7中可以看出，第二顶栅介质层510c不仅覆盖了第一顶栅介质层510b的上表面，而且还包覆了第一顶栅介质层510b和有源区508b的侧面。这样的结构可以防止漏电流的产生。
在步骤6016，如图5.8所示，在第二顶栅介质层510c上敷涂一层光刻胶层512，并且从光刻胶层512向衬底502方向进行正向曝光。
在这个步骤中，从衬底502正向入射的光线500中一部分光线500A穿过光刻胶层512、透明的第一和第二顶栅介质层510c和510b、有源区508b、底栅介质层506以及衬底502而透射；另一部分光线500B经过底栅电极504b反射，又沿衬底502至光刻胶层512的方向射向与底栅电极504b的位置相对应的光刻胶层512的部分。因此，与底栅电极504b对应的光刻胶 512的部分经历了再次曝光或多次曝光。
在步骤6018，如图5.9所示，可以在曝光之后进行显影，使得底栅电极504b正上方的对应光刻胶层被全部去除，其余位置留下一定厚度的光刻胶层512b。这个效果是由于曝光上的差异和光刻胶厚度上的差异产生的。因为经历过再次曝光，底栅电极504b正上方对应的光刻胶层部分在显影后可以被全部去除；而其它区域的光刻胶层只经历了一次曝光，在显影后这些区域光刻胶层可能会有所变薄但是因为没有经历多次曝光因此不会被完全显影掉而仍然有部分保留。另外，底栅电极304b正上方对应的光刻胶层部分的厚度也低于比其他位置的光刻胶层厚度，例如二者之间至少相差底栅电极层的厚度。
但是，要想达到这个效果需要对光刻胶层的厚度、光源的波长、曝光能量等参数进行精确的设计。根据一个实施例，光刻胶层512可以是正性光刻胶，(在与底栅电极对应的区域以外的区域上的)光刻胶层的厚度可以是在1.2μm～1.4μm之间，光刻胶层512的厚度不能过厚，这样否则与底栅电极对应的区域在显影后可能还有残留的光刻胶；但是也不能过薄，否则显影后其他区域的光刻胶可能也会被去除。这里所说的光刻胶层512 的厚度指的是除与底栅电极对应的位置以外的光刻胶层的厚度，与底栅电极对应的光刻胶层相比，二者厚度相差例如200nm。根据另一个实施例，进行曝光的光源波长应该相对比较长，范围可以在370nm～400nm之间；因为存在多次曝光，因此曝光能量也可相应取的较低，范围可以在4W/cm2～ 10W/cm2。
在步骤6020，如图5.10所示，可以在残留的光刻胶层512b和裸露的部分第二顶栅介质层510c上生长一层顶栅电极导电层514a。根据一个实施例，顶栅电极导电层514a可采用金属(如钼、铜、铝、钛、铬等)、导电金属氧化物(如ITO)或其他导电材料中的一种或多种组合。根据一个实施例，可以采用磁控溅射、反应溅射、热蒸镀、电子术蒸镀等方法生长顶栅电极导电层514a。根据一个实施例，顶栅电极导电层514a的厚度可以为10nm～800nm，特别是150nm。
在步骤6022，如图5.11所示，可以剥离光刻胶层512b及其上的顶栅电极层部分以形成顶栅电极514b。
在步骤6024，如图5.12所示，可以以顶栅电极514b为掩膜，刻蚀第二顶栅介质层510c和第一顶栅介质层510b，并暴露出有源区508b位于顶栅电极514b两端的源区508c和漏区508d。根据一个实施例，可以采用RIE 法刻蚀第一和第二顶栅介质层510c和510b，刻蚀气体可以为CF4和O2。
在步骤6026，如图5.13所示，可以在源区508c和漏区508d以及顶栅电极514b上生长掺杂材料层316。由于氧化物半导体的特性，目前常用的一般是N型氧化物半导体薄膜晶体管，因此根据一个实施例，掺杂材料层516可以采用铝(Al)、钛(Ti)、硼(B)等，其厚度可以是2nm～5 nm，特别是4nm。根据一个实施例，可以采用磁控溅射、热蒸镀、电子术蒸镀等方法淀积掺杂材料层516。
在步骤6028，如图5.14所示，可以进行退火处理以从而降低源区608c 和漏区608d的电阻。根据一个实施例，可以在O2气氛中、或惰性气体气氛中或真空中进行退火处理，从而掺杂材料可以扩散入源区508c和漏区508d 以降低该区域的电阻。退火的温度可以在150℃～500℃之间，特别是300℃。退火的时间可以是0.5～2小时，特别是1.5小时。
可选择的，如果在步骤4026是在非氧气环境下进行的退火处理，那么在步骤6030，如图5.15所示，对器件进行氧气处理，例如氧气退火。这是为了确保掺杂材料层316的至少一定厚度的上表面被氧化，从而防止漏电。
在步骤6032，如图5.16所示，可以在掺杂材料层516上淀积一层钝化层518。根据一个实施例，钝化层518的材料可采用氧化硅、氮化硅、高介电常数介质材料(如氧化铝、氧化铪、氧化锆等)以及有机介质材料中的一种或者多种组合，并且钝化层518的厚度可以为5nm～400nm，特别的可以是200nm。根据一个实施例，可以采用等离子体化学气相淀积 PECVD方法淀积钝化层518。
在步骤6034，如图5.17所示，可以刻蚀钝化层518形成电极接触孔，包括顶栅电极接触孔、源极接触孔和漏极接触孔。
在步骤6036，如图5.18所示，可以在钝化层518上以及电极接触孔中淀积电极导电层；源区引出电极520a和漏区引出电极520b。根据一个实施例，电极导电层的材料可采用金属(如钼、铜、铝、钛、铬等)、导电金属氧化物(如ITO)或其他导电材料中的一种或多种组合，淀积方法采用磁控溅射、反应溅射、热蒸镀、电子术蒸镀等，电极导电层520a和 520b的厚度可以是，特别是150nm。
本申请所提供的方法通过从正面曝光的方式完成了底栅和顶栅自对准的双栅氧化物半导体薄膜晶体管的制备，并且无需对现有的半导体生产设备进行更换，完全与当前的半导体制造工艺兼容。目前采用ESL方法制备单栅氧化物半导体薄膜晶体管的流程通常需要7至8枚掩模。而本申请所提供的工艺制作方案是可以通过5枚掩模版来实现的，而且整个制作工艺技术均为常规的现有的工艺技术。
另外，当前对双栅氧化物半导体薄膜晶体管进行掺杂的方法是通过叠加金属层、等离子体轰击、或氢扩散掺杂等。采用这些方法制备的器件寄生电容大，稳定性差。本申请所提供的方法采用热扩散掺杂和后氧气氛处理操作，很好的克服了上述问题。
虽然已经通过例子对本申请的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本申请的范围。本领域的技术人员应该理解，可在不脱离本申请的范围和精神的情况下，对以上实施例进行修改。本申请的范围由所附权利要求来限定。
Claims (10)
1.一种制备双栅氧化物半导体薄膜晶体管的方法，包括
在衬底上依次形成底栅电极、底栅介质层、有源层、顶栅介质层、顶栅电极、钝化层以及电极导电层，其中所述有源层的材料是透明的氧化物半导体材料；
其中，形成所述顶栅电极的操作包括
在所述顶栅介质层上形成光刻胶层，从顶栅介质层向衬底的方向曝光,其中与所述底栅电极对应的光刻胶层的厚度小于其他位置的光刻胶层厚度；
基于光刻胶层厚度的差异通过曝光去除与所述底栅电极对应的光刻胶层并裸露出部分顶栅介质层，但在其他位置的顶栅介质层上仍留有光刻胶层；
在所述顶栅介质层裸露出来的部分上形成与所述底栅电极的位置对应的顶栅电极。
2.如权利要求1所述的方法，其中所述底栅电极包括反光材料，所述底栅电极对曝光光线的反射使得与所述底栅电极对应的光刻胶层经历再次曝光。
3.如权利要求1所述的方法，其中所述光刻胶层是正性光刻胶，与所述底栅电极对应的光刻胶层厚度为3000至其余位置的光刻胶层厚度为曝光能量范围在1.3W/cm2至3.5W/cm2。
4.如权利要求2所述的方法，其中所述光刻胶层是正性光刻胶，与所述底栅电极对应的光刻胶层厚度为1μm至1.2μm，其他位置的光刻胶层厚度为1.2μm至1.4μm，进行曝光的光源波长为370nm至450nm；曝光能量范围在4W/cm2至10W/cm2。
5.如权利要求2所述的方法，其中所述底栅电极的材料包括钼、铜、铝、钛、铬、导电金属氧化物或其他反光的导电材料中的一种或多种的组合。
6.如权利要求1至5中任一所述的方法，其中所述有源层包括氧化锌、氧化铟或其他透明金属氧化物半导体材料、或氧化铟镓锌、氧化铟锌、氧化锌锡，氧化铪铟锌、氧化铟锡或其他透明多元金属氧化物半导体材料，并且所述有源层的厚度是5nm至200nm。
7.如权利要求1至5中任一所述的方法，还包括，在所述底栅介质层上形成所述有源层后对所述有源层图形化形成有源区；形成所述顶栅介质层包括在所述有源区以及所述底栅介质层上形成所述顶栅介质层。
8.如权利要求1至5中任一所述的方法，还包括，在所述底栅介质层上形成所述有源层后，在所述有源层上形成第一顶栅介质层，对所述有源层和所述第一顶栅介质层图形化以形成有源区，在经图形化的第一顶栅介质层和所述底栅介质层上形成第二顶栅介质层，所述第二顶栅介质层覆盖所述有源区和所述第一顶栅介质层的侧表面；其中所述顶栅介质层包括所述第一顶栅介质层和所述第二顶栅介质层。
9.如权利要求8所述的方法，其中所述第一顶栅介质层的厚度为100nm，并且所述第二顶栅介质层的厚度为100nm。
10.如权利要求7所述的方法，还包括在所述有源区和所述顶栅电极上形成掺杂材料层，并通过在氧气氛中的退火操作对所述有源层进行掺杂，其中掺杂材料层包括铝、钛、硼中的一种或多种。
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