CN107946174A - 形成硅层的方法、形成图案的方法和使用其制造半导体器件的方法 - Google Patents

形成硅层的方法、形成图案的方法和使用其制造半导体器件的方法 Download PDF

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Abstract

公开形成硅层的方法、形成图案的方法和使用其制造半导体器件的方法。形成图案的方法包括在基底上形成蚀刻对象层；在所述蚀刻对象层上形成牺牲图案，所述牺牲图案包括含碳材料；将硅‑硫化合物或者含硫气体提供到所述牺牲图案上以形成晶种层；将硅前体提供到所述晶种层上以形成含硅的掩模图案；和使用所述掩模图案将所述蚀刻对象层至少部分地蚀刻。

Description

形成硅层的方法、形成图案的方法和使用其制造半导体器件 的方法
对相关申请的交叉引用
将2016年10月12日在韩国知识产权局提交并且题为“形成硅层的方法、形成图案的方法和使用其制造半导体器件的方法”的韩国专利申请No.10-2016-0131908全部引入本文中作为参考。
技术领域
实例实施方式涉及形成硅层的方法、形成图案的方法、和使用其制造半导体器件的方法。
背景技术
含碳层例如无定形碳层(ACL)、旋涂(spin-on)硬掩模(SOH)等可用于形成半导体器件中的精细图案例如栅电极、布线、接触、绝缘图案等。可在含碳层上形成另外的掩模层以增强其蚀刻选择性。
发明内容
根据实例实施方式，形成图案的方法包括：在基底上形成蚀刻对象(目标)层；在蚀刻对象层上形成牺牲图案，牺牲图案包括含碳材料；将硅-硫化合物或者含硫气体提供到牺牲图案上以形成晶种层；将硅前体提供到晶种层上以形成含硅的掩模图案；和使用所述掩模图案将蚀刻对象层至少部分地蚀刻。
根据实例实施方式，提供形成图案的方法。在所述方法中，可在基底上形成蚀刻对象层。可在蚀刻对象层上形成第一掩模。可将含硫化合物提供到第一掩模上以形成晶种层。可将硅前体提供到晶种层上以分别在第一掩模的侧壁上形成牺牲间隔体。可在牺牲间隔体之间形成第二掩模。可将牺牲间隔体除去。可使用第一和第二掩模将蚀刻对象层部分地蚀刻。
根据实例实施方式，提供形成图案的方法。在所述方法中，可在基底上形成蚀刻对象层。可在蚀刻对象层上形成第一掩模层。可将包括含硫化合物的气体提供到第一掩模层上以形成晶种层。可在晶种层上提供第二掩模层。可将第二掩模层图案化以形成第二掩模图案。
根据实例实施方式，制造半导体器件的方法包括：在基底上形成隔离层以限定活性图案；在活性图案和隔离层上形成第一牺牲图案，第一牺牲图案包括含碳材料；将硅-硫化合物或含硫气体提供到第一牺牲图案上以形成晶种层；将硅前体提供到晶种层上以分别在第一牺牲图案的侧壁上形成含硅的第一掩模图案；使用第一掩模图案将活性图案和隔离层部分地蚀刻以形成栅沟槽；和分别在栅沟槽中形成栅结构。
根据实例实施方式，形成硅层的方法包括将硅-硫化合物或者含硫气体提供到含碳材料层上以形成晶种层，和将硅前体提供到晶种层上以形成硅层。
附图说明
通过参照附图详细地描述示例性实施方式，特征对于本领域技术人员将变得明晰，其中：
图1、2、3A和3B说明根据实例实施方式的形成硅层的方法的横截面图；
图4-8说明根据实例实施方式的形成图案的方法的阶段的横截面图；
图9-16说明根据实例实施方式的形成图案的方法的横截面图；
图17-21说明根据实例实施方式的形成图案的方法的阶段的横截面图；
图22-31说明根据实例实施方式的形成图案的方法的阶段的俯视图和横截面图；和
图32-41说明根据实例实施方式的形成图案的方法的阶段的俯视图和横截面图。
具体实施方式
现在将在下文中参照附图更充分地描述实例实施方式；然而，它们可以不同的形式体现并且不应被解释为限于本文中阐述的实施方式。相反，提供这些实施方式使得本公开内容将是彻底和完整的，并且将示例性实施充分地传达给本领域技术人员。在附图中，为了说明的清楚，可放大层和区域的尺寸。相同的附图标记始终是指相同的元件。
图1、2、3A和3B为说明根据实例实施方式的形成硅层的方法的横截面图。
参照图1，可在基底100上形成下部层110。
基底100可包括例如硅，锗，硅-锗或者III-V族化合物例如GaP、GaAs、GaSb等。在一些实施方式中，基底100可为绝缘体上硅(SOI)基底或者绝缘体上锗(GOI)基底。可将p-型或者n-型杂质注入基底100的上部部分中以形成阱。可在基底100上形成电路图案例如栅结构、杂质区域、布线、接触塞(plug)等。
在本实例实施方式中，下部层110可包括含碳材料。例如，下部层110可包括碳和氧，并且碳对氧的原子比可大于1。例如，下部层110可包括无定形碳层(ACL)或者有机材料例如含碳的旋涂硬掩模(SOH或者C-SOH)。
在本实例实施方式中，下部层110也可包括无机材料例如氧化硅、氮化硅和/或氧氮化硅。在本实例实施方式中，下部层110也可包括导电材料例如金属、金属氮化物、金属硅化物等，或者半导体材料例如多晶硅。
硅-硫化合物
参照图2，可将含硫化合物例如硅-硫化合物或含硫气体提供到下部层110上以形成晶种层120。在本实例实施方式中，含硫化合物可以气态提供。
含硫化合物可包括例如硅-硫化合物，并且在此情况下，晶种层120可包括硅晶种层。硅-硫化合物可充当用于形成硅晶种层的硅-硫前体。
在本实例实施方式中，硅-硫化合物可包括由以下化学式1-4表示的化合物的至少一种。
[化学式1]
[化学式2]
[化学式3]
[化学式4]
在化学式1-4中，R1、R2、R3、R4、R5和R6可独立地选自R7、R8、-SR7、-NR7R8、-OR7、-SiH2R7、和-R9SR8。R7和R8可独立地选自氢、卤素(F、Cl、Br、或I)、C1-C10烷基、C2-C10烯基、C2-C10炔基、C6-C10芳基、C3-C10杂芳基、C3-C10环烷基、C3-C10环烯基、C3-C10环炔基、C2-C10杂环烷基、或者其组合。R9可为如下的二价基团：C1-C10亚烷基、C3-C10亚烯基、C2-C10亚炔基、C6-C10亚芳基、C3-C10亚杂芳基、C3-C10亚环烷基、C3-C10亚环烯基、C3-C10亚环炔基、C2-C10亚杂环烷基、或者其组合。术语“烷基”、“烯基”、“炔基”可包括线型结构和支化结构。
在化学式1中，R1、R2、R3和R4的至少一个可为包括硫的-SR7。化学式1可为例如双(叔丁基硫基)硅烷。
在化学式2中，R1、R2、R3、R4、R5和R6的至少一个可为-SR7。
在化学式4中，R10和R11可独立地为单键或者如下的二价基团：C1-C10亚烷基、C2-C10亚烯基、C2-C10亚炔基、C6-C10亚芳基、C3-C10亚杂芳基、C3-C10亚环烷基、C3-C10亚环烯基、C3-C10亚环炔基、C2-C10亚杂环烷基、或者其组合，条件是R10和R11不同时为单键，并且n可为等于或大于1的整数。例如，n可为1-5的整数。
在本实例实施方式中，硅-硫化合物可包括等于或大于2个硫原子。因此，下部层110的表面与随后提供的硅前体之间的反应可增强。例如，硅-硫化合物可包括双(叔丁基硫基)硅烷(BTBS)、双(丙基硫基)硅烷、双(叔丁基硫)二氯硅烷等。这些可单独地或者以其组合使用。
例如，可将硅-硫化合物热解以形成包括具有亲电性的硅原子的活性硅中间体材料。活性硅中间体材料可吸附到包括不同有机/无机材料的下部层110的表面上以形成晶种层120。
含硫气体
在本实例实施方式中，含硫化合物可包括含硫气体例如硫化氢(H2S)。在此情况下，可将下部层110的表面通过含硫化合物进行表面处理以在下部层110的上部部分处形成含硫部分。下部层110的该含硫部分可充当用于形成硅层的晶种层。
硅前体
参照图3A和3B，可将硅前体提供到晶种层120上以形成硅层130和135。例如，硅前体可包括基于硅烷的材料例如甲硅烷、乙硅烷、二氯硅烷等。在本实例实施方式中，如图3B中所示，硅层135可与晶种层120合并。
在本实例实施方式中，可在晶种层120的暴露的上表面处的硫原子与硅前体的硅原子之间产生硅-硫(S-C)键。因此，硅层130和135可形成为具有增强的对于晶种层120的粘附和稳定性。另外，硅层130和135可具有较低的表面粗糙度、以及均匀的厚度和轮廓。
下文中，不受理论制约，将通过以下化学机理解释晶种层120和硅层130的形成过程。
[机理1]
参照机理1，在步骤S10中，可将硅-硫化合物例如BTBS在沉积室中热解以除去叔丁基，并且可产生具有SiS2结构的活性硅中间体材料。活性硅中间体材料可以线型(包括硅-硫双键)或者环型存在，并且硅原子的亲电性可增强。
在步骤S20中，活性硅中间体材料可结合(偶联)至包括碳键例如碳π键或者羰基键的下部层110的表面，以形成晶种层120。硫原子可暴露在晶种层120的上表面处。当形成晶种层120时，可在下部层110和硅-硫化合物之间产生碳-硫(C-S)键或碳-硅(C-Si)键，使得可增强晶种层120的形成。
在步骤S30中，可将硅前体例如乙硅烷提供到晶种层120上，且可产生S-H键和/或Si-S键以形成硅层130和135，其包括例如多晶硅。
如步骤S20中所示，晶种层120中的硫原子可以化学不稳定的环型存在，并且因此可具有高的反应性。因此，如步骤S30中所示，硫原子可被转变成自由基以容易地与硅前体反应。
[机理2]
参照机理2，具有部分正电荷的碳原子和/或氢原子可暴露于下部层110的上表面处。当提供含硫气体例如硫化氢时，可在具有相对大的量的电子的硫原子中产生部分负电荷，以与暴露于下部层110的上表面处的碳原子和/或氢原子相互作用，并且因此可形成S-C键和/或S-H键。因此，如上所示，可在下部层110的上部部分处形成含硫部分。
当提供用于后续沉积过程的硅前体例如甲硅烷(SiH4)时，可在硫原子和硅原子之间形成硅-硫键(由虚线表示)，使得可促进硅层130和135的形成。
在本实例实施方式中，在硅层130和135的形成期间，可与硅前体一起提供掺杂剂化合物例如硼烷、磷化氢(膦)等。在此情况下，硅层130和135可包括经掺杂的多晶硅，并且因此可具有导电性。
在本实例实施方式中，在硅层130和135的形成期间，可与硅前体一起提供包括氧和/或氮的反应气体。在此情况下，硅层130和135可包括例如氧化硅、氮化硅和/或氧氮化硅。反应气体可包括例如O2、O3、H2O、N2、N2O、NO2、或NH3等。这些可单独地或者以其组合使用。
晶种层120以及硅层130和135可通过例如化学气相沉积(CVD)过程或原子层沉积(ALD)过程形成。在本实例实施方式中，晶种层120以及硅层130和135可原位形成。
硅层130和135可充当，例如，半导体器件中的多晶硅层、栅层、绝缘层等。在本实例实施方式中，硅层130和135可充当包括多晶硅的掩模层。
如上所示，可使用含硫化合物经由活性硅中间体材料在含碳有机层、包括氧化物或氮化物的无机绝缘层、或者包括金属的无机层上形成晶种层120以具有高的粘附或亲和性。另外，通过包括在晶种层120中的硫原子，硅层130和135可具有增强的机械或化学特性。
图4-8为说明根据实例实施方式的形成图案的方法的阶段的横截面图。该方法可包括与参照图1、2、3A和3B说明的那些基本上相同或者类似的过程，并且在此处省略对其的详细描述。
参照图4，可在基底100上顺序地形成蚀刻对象层103、缓冲层105和第一掩模层140。
可通过根据实例实施方式的形成图案的方法将蚀刻对象层103转变成精细图案。蚀刻对象层103可形成于基底100上，并且可覆盖基底100上的电路结构。在此情况下，蚀刻对象层103可为包括例如氧化硅的绝缘中间层。在本实例实施方式中，蚀刻对象层103可为，例如，包括例如金属、金属氮化物、金属硅化物、金属硅化物氮化物(金属硅氮化物)等的导电层。
缓冲层105可形成于蚀刻对象层103上，并且可减少或防止蚀刻对象层103的破坏或过蚀刻。例如，缓冲层105可充当蚀刻停止层。缓冲层105可包括例如氧氮化硅或者氮化硅。
第一掩模层140可充当用于将蚀刻对象层103图案化的预备(preliminary)掩模层。在本实例实施方式中，第一掩模层140可包括含碳材料。在本实例实施方式中，第一掩模层140可包括ACL。在本实例实施方式中，第一掩模层140可包括C-SOH。在本实例实施方式中，第一掩模层140可包括无机材料例如氧化硅。
参照图5，可进行与参照图2说明的那些基本上相同或类似的过程以形成晶种层150。如上所示，可将含硫化合物例如硅-硫化合物或硫化氢提供到第一掩模层140上以形成晶种层150。
参照图6，可进行与参照图3A和3B说明的那些基本上相同或类似的过程以在晶种层150上形成第二掩模层160。在本实例实施方式中，可通过将硅前体例如基于硅烷的化合物提供到晶种层150上而形成第二掩模层160。第二掩模层160可包括例如多晶硅，并且因此可充当硅层。
如上所示，暴露在晶种层150的表面处的硫原子与所述硅前体可彼此相互作用以形成硅-硫键，并且因此可形成具有增强的机械特性的第二掩模层160。在本实例实施方式中，像图3B中显示的那样，第二掩模层160可与晶种层150合并。
在本实例实施方式中，第二掩模层160可包括无机材料例如氧化硅或光刻胶材料。由于通过晶种层150而增强的表面粘附或亲水性，第二掩模层160可具有增强的结构稳定性和可靠性。
参照图7，可将第二掩模层160部分地除去以形成第二掩模165。可使用第二掩模165将晶种层150和第一掩模层140部分地除去以分别形成晶种图案155和第一掩模145。
当第二掩模层160为硅层时，第二掩模165可通过干法蚀刻过程或者湿法蚀刻过程形成。当第二掩模层160包括光刻胶材料时，第二掩模165可通过曝光过程和显影过程形成。
参照图8，可使用第一和第二掩模165和145作为蚀刻掩模将缓冲层105和蚀刻对象层103图案化。因此，可在蚀刻对象层103中形成开口117。开口117可具有孔形状或者在一个方向上延伸的线型形状。在本实例实施方式中，由于第一和第二掩模165和145一起可充当蚀刻掩模，并且可增强蚀刻对象层103的图案化过程的可靠性。
第一和第二掩模165和145可通过例如灰化过程和/或剥离过程除去。在本实例实施方式中，当第二掩模165为硅层时，第二掩模165可通过使用例如氯气的气相蚀刻(GPE)过程除去。
在本实例实施方式中，可在开口117中形成导电结构例如接触、塞、布线等。导电结构可通过如下形成：形成导电层以填充开口117，和通过化学机械抛光(CMP)过程和/或回蚀过程将导电层平坦化。留下的缓冲层105也可在该平坦化过程中被除去。
图9-16为说明根据实例实施方式的形成图案的方法的横截面图。例如，图9-16显示用于形成半导体器件的多种结构的自对准双重图案化(SADP)过程。该方法可包括与参照图1、2、3A和3B说明的那些基本上相同或类似的过程，并且在此处省略对其的详细描述。
参照图9，可在基底200上顺序地形成蚀刻对象层220、第一缓冲层230、预备掩模层240、第二缓冲层250和光刻胶图案257。
第一和第二缓冲层230和250可充当蚀刻停止层。例如，第一和第二缓冲层230和250可由氮化硅或氧氮化硅形成。在本实例实施方式中，可省略第一和第二缓冲层230和250的至少一个。
预备掩模层240可充当用于SADP过程的牺牲层。在本实例实施方式中，预备掩模层240可由含碳材料例如无定形碳或SOH形成。
例如，蚀刻对象层220以及第一和第二缓冲层230和250可通过沉积过程例如CVD过程、ALD过程、溅射过程形成。预备掩模层240可通过使用碳前体的沉积过程或者旋涂过程形成。可在预备掩模层240或第二缓冲层250上形成光刻胶层，并且可通过曝光过程和显影过程将光刻胶层部分地除去以形成光刻胶图案257。
参照图10，可通过使用光刻胶图案257作为蚀刻掩模的干法蚀刻过程将第二缓冲层250和预备掩模层240部分地蚀刻。因此，可在第一缓冲层230上形成预备掩模245和第二缓冲图案255的堆叠结构。光刻胶图案257可通过灰化过程和/或剥离过程除去。预备掩模245可充当牺牲图案，牺牲图案可随后被除去。
参照图11A和11B，像图2中显示的那样，可将含硫化合物提供到堆叠结构上以形成晶种层247和249。例如，包括含碳材料的预备掩模245的表面与所述含硫化合物可彼此相互作用以形成晶种层247和249。
在本实例实施方式中，如图11A中所示，晶种层247可共形地形成于第一缓冲层230、预备掩模245、和第二缓冲图案255上。在本实例实施方式中，如图11B中所示，晶种层247可通过将预备掩模245的侧壁硫化而形成。例如，如参照机理2说明的，当提供硫化氢时，预备掩模245的侧壁可被表面处理以形成含硫部分，并且所述含硫部分可充当晶种层249。
参照图12，可在第一缓冲层230的上表面和所述堆叠结构的表面上形成掩模层260。在本实例实施方式中，掩模层260可由硅例如多晶硅或非晶硅形成。例如，掩模层260可通过与参照图3A和3B说明的用于形成硅层130和135的过程基本上相同或类似的过程形成。
包括含碳材料的预备掩模245可具有疏水性，并且可缺乏用于与掩模层260相互作用的官能团。因此，当掩模层260直接形成于预备掩模245上时，层的厚度和轮廓的可靠性是差的，并且可在掩模层260中形成机械缺陷例如空隙或缝。
然而，在本实例实施方式中，晶种层247和249可使用含硫化合物形成，并且硅前体可通过CVD过程或ALD过程提供。通过暴露在晶种层247和249的表面处的硫原子与硅前体之间的相互作用(例如，硅-硫键)，可增强预备掩模245和掩模层260之间的粘附和/或亲和性。在本实例实施方式中，掩模层260可与晶种层247和249合并。
参照图13，可通过回蚀过程和/或各向异性蚀刻过程将掩模层260部分地除去以形成掩模图案265。
在本实例实施方式中，掩模层260可被划分成多个掩模图案265，其各自可形成于预备掩模245的侧壁上。掩模图案265可用预备掩模245的侧壁自对准。掩模图案265可形成于预备掩模245的相反的侧壁的每一个上，并且在预备掩模245的相邻者之间，两个掩模图案265可彼此面对。
在一种实例实施方式中，可通过CMP过程将第二缓冲图案255与掩模层260的上部部分一起除去。在一种实例实施方式中，第二缓冲图案255可留下，并且掩模图案265可延伸至第二缓冲图案255的侧壁。
参照图14，可将预备掩模245除去。因此，掩模图案265可留在第一缓冲层230上。例如，可将预备掩模245通过灰化过程除去。
可进一步进行清洁过程以除去所述含硫部分或者晶种层247和249。硫残留物中包括的硫原子为具有部分负电荷的第VI族元素，并且因此可通过亲水性清洁溶液容易地除去。
参照图15，可使用掩模图案265将第一缓冲层230和蚀刻对象层220部分地蚀刻。因此，第一缓冲图案235和对象图案225可分别由在掩模图案265下面的第一缓冲层230和蚀刻对象层220形成。对象图案225可包括开口210，其可通过分别由蚀刻对象层220的除去的部分产生的空间限定。
参照图16，可将掩模图案265除去。例如，可通过使用氯气的GPE过程将掩模图案265除去。
在一种实例实施方式中，可在开口210中形成导电结构例如接触、塞、布线等。导电结构可通过如下形成：形成导电层以充分地填充开口210，和将导电层平坦化。第一缓冲图案235也可通过该平坦化过程除去。
图17-21为说明根据实例实施方式的形成图案的方法的阶段的横截面图。例如，图17-21显示双重图案化方法例如自对准反转图案化(SARP)方法。该方法可包括与参照图9-16说明的那些基本上相同或类似的过程，并且在此处省略对其的详细描述。
参照图17，可进行与参照图9-11A说明的那些基本上相同或类似的过程。在本实例实施方式中，可在第一缓冲层230上形成包括顺序堆叠的第一掩模246和第二缓冲图案255的堆叠结构。可在第一缓冲层230和堆叠结构上形成晶种层247。
在本实例实施方式中，第一掩模246可通过与参照图10说明的用于形成预备掩模245的过程基本上相同或类似的过程形成。例如，第一掩模246可包括含碳有机材料例如SOH。在本实例实施方式中，晶种层247可通过使用硫化氢的表面处理形成，并且因此，例如，可在第一掩模246的侧壁处形成充当晶种层247的含硫部分。
参照图18，可在堆叠结构的侧壁上形成牺牲间隔体267。在本实例实施方式中，如参照图3A和3B或图12说明的，可将硅前体提供到晶种层247上以形成硅层。可通过回蚀过程或各向异性蚀刻过程将硅层的顶部和底部部分除去以形成牺牲间隔体267。
参照图19，可在牺牲间隔体267的相邻者之间形成第二掩模270。例如，可在第二缓冲层230上形成第二掩模层以覆盖牺牲间隔体267和堆叠结构，并且可通过CMP过程将第二掩模层的上部部分平坦化以形成第二掩模270。
在本实例实施方式中，第二掩模层可包括与第一掩模246的材料基本上相同或类似的材料。例如，第二掩模层可包括含碳材料例如SOH。
如图19中所示，第二缓冲图案255也可通过所述CMP过程除去。第二掩模270和第一掩模246可通过牺牲间隔体267彼此间隔开，并且可在水平方向上交替地和重复地设置。
参照图20，可将牺牲间隔体267除去。例如，可通过使用氯气的GPE过程选择性地除去牺牲间隔体267。当牺牲间隔体267被除去时，第一和第二掩模246和270可在水平方向上交替地和重复地设置在第一缓冲层230上。
参照图21，可使用第一和第二掩模246和270作为蚀刻掩模将第一缓冲层230和蚀刻对象层220部分地除去。因此，第一缓冲图案235a和对象图案225a可分别由第一缓冲层230和蚀刻对象层220形成。
可将第一和第二掩模246和270通过例如灰化过程除去。可在对象图案225a中形成开口215，并且可在开口215中形成导电图案例如接触、塞等。
图22-31为说明根据实例实施方式的形成图案的方法的阶段的俯视图和横截面图。例如，图22-31显示通过双重图案化方法例如SADP方法形成孔的方法。
具体地，图22、26、28、30和31为俯视图，并且图23-25、27和29分别为沿着相应的俯视图的线I-I’所取的横截面图。下文中，基本上平行于基底的上表面并且彼此基本上垂直的两个方向可分别被称作第一和第二方向。另外，基本上平行于基底的上表面并且相对于第一方向或第二方向具有锐角的方向可被称作第三方向。该方法可包括与参照图1-21说明的那些基本上相同或类似的过程，并且因此可不重复其详细描述。
参照图22和23，可在基底300上顺序地形成蚀刻对象层310、第一缓冲层320和第一牺牲图案330。蚀刻对象层310可由绝缘材料例如氧化硅或低-k有机氧化物形成。第一缓冲层320可由例如氧氮化硅或氮化硅形成。
第一牺牲图案330可通过如下形成：形成包括含碳材料例如ACL或SOH的第一牺牲层，和通过光刻法过程将第一牺牲层图案化。如图22中所示，第一牺牲图案330可在斜的(diagonal)方向上例如在第三方向上延伸。可在可基本上平行于基底300的上表面并且基本上垂直于第三方向的方向上形成多个第一牺牲图案330。第一缓冲层320的在第一牺牲图案330的相邻者之间的上表面可被暴露。
参照图24，可进行与参照图11A和11B说明的那些基本上相同或类似的过程。在本实例实施方式中，可将含硫化合物提供到第一牺牲图案330上以形成晶种层335。晶种层335的形成可通过例如碳-硫键或碳-硅键的产生而增强。
如图24中所示，晶种层335可共形地形成于第一缓冲层320和第一牺牲图案330的表面上。在本实例实施方式中，晶种层335可作为在第一牺牲图案330的侧壁处的含硫部分形成，如图11B中所示。
参照图25，可进行与参照图12说明的那些基本上相同或类似的过程。在本实例实施方式中，可将硅前体提供到晶种层335上以形成第一掩模层337。第一掩模层可由基于硅的材料例如多晶硅、非晶硅等形成，并且可与晶种层335合并。
如以上所说明的，通过暴露在晶种层335的表面处的硫原子与硅前体之间的相互作用(例如，硅-硫键)，可增强第一掩模层337与第一牺牲图案330之间的粘附和/或亲和性。因此，第一掩模层337可具有均匀的厚度和轮廓、以及减少的机械缺陷。
参照图26和27，可进行与参照图13和14说明的那些基本上相同或类似的过程。例如，可将第一掩模层337的在第一牺牲图案330和第一缓冲层320的上表面上的部分通过例如回蚀过程除去。因此，第一掩模图案340可形成于第一牺牲图案330的相反的侧壁的每一个上。第一掩模图案340可用第一牺牲图案330的侧壁自对准。
第一牺牲图案330可通过例如灰化过程和/或剥离过程除去。在本实例实施方式中，可进一步进行用于除去由晶种层335产生的硫残留物的清洁过程。
当第一牺牲图案330被除去时，各自在第三方向上延伸的第一掩模图案340可留在第一缓冲层320上。通过在第一掩模图案340的相邻者之间的空间，可限定第一开口345。第一开口345可在斜的方向上例如在第三方向上延伸，并且可在基本上垂直于第三方向的方向上形成多个第一开口345。
参照图28和29，可在第一缓冲层320上顺序地形成中间层350和第二缓冲层360以填充第一开口345和覆盖第一掩模图案340。中间层350可由含碳材料例如ACL、SOH等形成。第二缓冲层360可由氧氮化硅或氮化硅形成。
可进行与参照图22-27说明的那些基本上相同或类似的过程。因此，可进行第一双重图案化过程，并且可对中间层350和第二缓冲层360进行第二双重图案化过程，将对其进行说明。
参照图30，可在第二缓冲层360上形成第二牺牲图案370，并且可在第二牺牲图案370的侧壁上形成第二掩模图案380。为了便于解释，图30中未示出第二缓冲层360和中间层350。
第二牺牲图案370可由与第一牺牲图案330基本上相同的材料形成。在本实例实施方式中，第二牺牲图案370可在第二方向上延伸，且可在第一方向上形成多个第二牺牲图案370。
可进行与参照图11A、11B、12和13说明的那些基本上相同或类似的过程以在第二牺牲图案370的侧壁上形成第二掩模图案380。在本实例实施方式中，可使用含硫化合物在第二牺牲图案370的表面上形成晶种层，并且经由晶种层例如经由硅-硫键，可增强第二掩模图案380的形成。第二掩模图案380可由可与第一掩模图案340的基于硅的材料基本上相同的基于硅的材料形成。
参照图31，可将第二牺牲图案370通过例如灰化过程除去。当第二牺牲图案370被除去时，第二掩模图案380可留下，并且通过在第二掩模图案380的相邻者之间的空间，可限定第二开口385。第二开口385可在第二方向上延伸，且可在第一方向上形成多个第二开口385。
通过第一和第二双重图案化过程，各自在第三方向上延伸的第一掩模图案340和各自在第二方向上延伸的第二掩模图案380可彼此交叉。在本实例实施方式中，通过第一和第二掩模图案340和380，可限定孔区域390(在图中由虚线表示)。
可将第二缓冲层360、中间层350、第一缓冲层320和蚀刻对象层310的在孔区域390中的部分蚀刻以形成孔，例如，在蚀刻对象层310中的接触孔。
图32-41为说明根据实例实施方式的形成图案的方法的阶段的俯视图和横截面图。具体地，图32、35和38为俯视图，并且图33、34、36、和37-39为横截面图。各横截面图包括分别沿着相应俯视图的线I-I’和II-II’所取的横截面。
例如，图32-41显示制造具有埋入式单元阵列晶体管(buried cell arraytransistor，BCAT)结构的动态随机存取存储器(DRAM)器件的方法。该方法可包括与参照图1-31说明的那些基本上相同或类似的过程，并且可不重复其详细描述。
参照图32和33，可在基底400上形成隔离层402以限定活性图案405。在本实例实施方式中，隔离层402和活性图案405可通过例如浅沟槽隔离(STI)过程形成。
例如，可通过各向异性蚀刻过程将基底400的上部部分除去以形成隔离沟槽。可在基底400上由例如氧化硅形成绝缘层以填充隔离沟槽。可将绝缘层通过例如CMP过程平坦化，直至绝缘层的上表面可暴露以形成隔离层402。
当形成隔离层402时，通过隔离层402限定的多个活性图案405可形成为彼此间隔开。如图32中所示，各活性图案405可在斜的方向上例如在第三方向上延伸。可在第一和第二方向的每一个上形成多个活性图案405。
在本实例实施方式中，当进行用于形成活性图案405或者隔离沟槽的蚀刻过程时，可应用参照图4-8、图9-16、或图17-21说明的方法。在此情况下，基底100可充当蚀刻对象层。
参照图34，可在隔离层402和活性图案405上形成缓冲层410，并且可在缓冲层410上形成第一掩模图案415。可使用第一掩模图案415作为蚀刻掩模将缓冲层410、活性图案405、和隔离层402部分地蚀刻以形成栅沟槽409。
第一掩模图案415可通过与参照图9-14说明的那些(例如，SADP方法)基本上相同或类似的过程形成。在此情况下，第一掩模图案415可包括基于硅的材料例如多晶硅。在本实例实施方式中，第一掩模图案415可通过与参照图17-20说明的那些(例如，SARP方法)基本上相同或类似的过程形成。在此情况下，第一掩模图案415可包括含碳材料例如SOH。
栅沟槽409可在第二方向上延伸，且可在第一方向上形成多个栅沟槽409。在一种实例实施方式中，可在一个活性图案405上形成两个栅沟槽409。在形成栅沟槽409之后，可将第一掩模图案415通过例如GPE过程、灰化过程等除去。
参照图35和36，可在栅沟槽409中形成栅结构428。
例如，可对通过栅沟槽409暴露的活性图案405的表面进行热氧化过程以形成栅绝缘层。在另一实施中，可通过例如CVD过程在活性图案405的表面上沉积氧化硅或金属氧化物以形成栅绝缘层。
可在栅绝缘层上形成栅导电层以填充栅沟槽409的剩余部分。可将栅导电层通过CMP过程平坦化，直至缓冲层410的上表面可暴露，并且可部分地除去栅导电层和栅绝缘层的在栅沟槽409中的部分。因此，可形成填充栅沟槽409的下部部分的栅绝缘图案422和栅电极424。栅导电层可使用金属和/或金属氮化物通过例如ALD过程、溅射过程等形成。
可在栅绝缘图案422和栅电极424上形成掩模层以充分地填充栅沟槽409的剩余部分，并且可将掩模层平坦化，直至活性图案405的上表面可暴露，以形成栅掩模426。掩模层可通过CVD过程由例如氮化硅形成。在一种实例实施方式中，可通过平坦化过程将缓冲层410除去。
因此，可形成包括在栅沟槽409中顺序地堆叠的栅绝缘图案422、栅电极424、和栅掩模426的栅结构428。根据栅沟槽409的布置，栅结构428可在第二方向上延伸，且可在第一方向上形成多个栅结构428。栅结构428可埋在活性图案405中，并且活性图案405的上部部分可被划分成在两个栅结构428之间的中央部分、和边缘部分。
可对与栅结构428相邻的活性图案405的上部部分进行离子注入过程以分别形成第一和第二杂质区域401和403。例如，第一杂质区域401可形成于活性图案405的中央部分中，且第二杂质区域403可形成于边缘部分中。第一和第二杂质区域401和403可充当所述半导体器件的源/漏区域。
在一种实例实施方式中，如图36中所示，可通过回蚀过程将隔离层402的上部部分除去以暴露活性图案405的上部部分，并且可进行离子注入过程以形成第一和第二杂质区域401和403。栅结构428以及第一和第二杂质区域401和403可限定BCAT结构。可在活性图案405和隔离层402上形成第一绝缘中间层430。例如，第一绝缘中间层430可通过CVD过程由氧化硅例如TEOS形成。
参照图37，可将第一绝缘中间层430部分地蚀刻以形成暴露第一杂质区域401的凹槽435。凹槽435可在第一方向上延伸，并且可在第二方向上形成多个凹槽435。
可在第一绝缘中间层430上形成第一导电层440以填充凹槽435。可在第一导电层440上顺序地形成导电阻挡层445和第二导电层447，并且可在第二导电层447上形成导线掩模(conductive line mask)450。
例如，第一导电层440可由多晶硅形成，并且导电阻挡层445可由金属氮化物或者金属硅化物氮化物形成。第二导电层447可由金属形成。第一导电层440、导电阻挡层445和第二导电层447可通过例如溅射过程、PVD过程或ALD过程形成。
在本实例实施方式中，第一导电层440可通过与参照图2、3A和3B说明的那些基本上相同或类似的过程形成。例如，可将含硫化合物提供到第一绝缘中间层430上以形成晶种层。可将硅前体和掺杂剂气体提供到晶种层上以形成包括经掺杂的多晶硅的第一导电层440。
可在第二导电层447上由例如氮化硅形成掩模层，并且可在掩模层上形成第二掩模图案453。可使用第二掩模图案453将掩模层部分地蚀刻以形成导线掩模450。
在本实例实施方式中，第二掩模图案453可通过与参照图9-14说明的过程(例如，SADP方法)基本上相同或类似的过程形成。在此情况下，第二掩模图案453可包括基于硅的材料例如多晶硅。
在本实例实施方式中，第二掩模图案453可通过与参照图17-20说明的过程(例如，SARP方法)基本上相同或类似的过程形成。在此情况下，第二掩模图案453可包括含碳材料例如SOH。
参照图38和39，可使用第二掩模图案453和导线掩模450作为蚀刻掩模将第二导电层447、导电阻挡层445、和第一导电层440顺序地蚀刻。因此，可形成顺序地堆叠在第一杂质区域401上的第一导电图案442、导电阻挡图案446和第二导电图案448。为了便于解释，图38中未示出第一绝缘中间层430。
因此，可形成包括顺序地堆叠的第一导电图案442、导电阻挡图案446、第二导电图案448、和掩模图案450并且在第一杂质区域401上在第一方向上延伸的导线结构455。可在第二方向上形成多个导线结构455。在本实例实施方式中，导线结构455可充当半导体器件的位线。
在一种实例实施方式中，导线结构455可具有比凹槽435的宽度小的宽度。因此，导线结构455的侧壁可与凹槽435的侧壁间隔开。在形成导线结构455之后，可将第二掩模图案453通过例如GPE过程、灰化过程等除去。
如图38中所示，通过彼此交叉的栅结构428和导线结构455，可限定孔区域458，其可竖直地与第二杂质区域403至少部分地重叠。
参照图40，可在导线结构455的侧壁上形成间隔体457。例如，可在第一绝缘中间层430上由氮化硅形成间隔体层以覆盖导线结构455，并且将间隔体层各向异性地蚀刻以形成间隔体457。
可在第一绝缘中间层430上形成第二绝缘中间层460以覆盖导线结构455。第二绝缘中间层460可填充凹槽435的剩余部分。第二绝缘中间层460可由氧化硅或者有机氧化物例如聚硅氧烷通过CVD过程或旋涂过程形成。在一种实例实施方式中，可将第二绝缘中间层460平坦化以暴露导线掩模450的上表面。
可将第一和第二绝缘中间层430和460部分地除去以形成至少部分地暴露第二杂质区域403的接触孔470。例如，可在一个活性图案405上形成两个接触孔470。
在本实例实施方式中，接触孔470可通过与参照图22-31说明的那些基本上相同或类似的过程形成。例如，可对第二绝缘中间层460进行第一和第二双重图案化过程以形成彼此交叉的第一和第二掩模图案。在第一和第二掩模图案之间可暴露图38中所示的孔区域458。
通过使用第一和第二掩模图案的蚀刻过程，可将孔区域458转移到第一和第二绝缘中间层430和460中。因此，接触孔470可形成为至少部分地暴露第二杂质区域403。在形成接触孔470之后，可将第一和第二掩模图案通过例如GPE过程除去。
参照图41，可在接触孔470中形成导电接触475以接触或电连接至第二杂质区域403。可在导电接触475上形成电容器490。在此情况下，导电接触490可充当电容器接触。
例如，可形成导电层以填充接触孔470，并且可通过CMP过程将导电层平坦化，直至导线掩模450的上表面可暴露。因此，导电接触475可形成于接触孔470的每一个中以接触第二杂质区域403。导电层可由金属例如铜、钨等通过溅射过程、PVD过程、ALD过程、或者CVD过程形成。电容器490可形成为电连接至导电接触475。因此，可制造具有BCAT结构的DRAM器件。
例如，可在导线掩模450、第二绝缘中间层460和导电接触475上顺序地形成蚀刻停止层和模(模子)层，并且可将模层和蚀刻停止层部分地除去以形成使导电接触475的上表面暴露的电容器开口。
可在电容器开口的内壁上形成下部电极480，并且可将模层除去。可在蚀刻停止层和下部电极480上形成介电层485，且可在介电层485上形成上部电极487以形成电容器490。介电层485可由氧化硅或高-k金属氧化物形成。下部和上部电极480和487可由金属或金属氮化物例如钨、钛、钽、钌、氮化钨、氮化钛、氮化钽等形成。
如以上所说明的，根据实例实施方式的形成硅层或图案的方法可应用于DRAM器件的活性图案、栅结构、和/或导电结构的形成。根据实例实施方式的形成硅层或图案的方法也可应用于绝缘图案、电极、栅、接触等、或者包括例如DRAM器件、闪速存储器件、MRAM器件、ReRAM器件、PRAM器件、逻辑器件等的多种半导体器件。
提供以下实施例和对比例以突显一个或多个实施方式的特性，但是将理解，所述实施例和对比例将不被解释为限制实施方式的范围，对比例也将不被解释为在实施方式的范围之外。进一步地，将理解，实施方式不限于在实施例和对比例中描述的具体细节。
实施例
将充当含硫化合物的双(叔丁基硫基)硅烷(BTBS，二(叔丁基硫基)硅烷)提供到在CVD室中的其碳对氧的原子比(原子％)为85:15的下部层上以形成晶种层。存储所述含硫化合物的小罐的温度为60℃，CVD室的压力为150托，提供时间为200秒，并且充当载气的氮气的流速为250sccm(400℃)。将充当硅前体的甲硅烷和乙硅烷的混合气体在400℃的温度下提供到晶种层上，并且提供充当掺杂剂气体的硼烷以形成多晶硅层。所述多晶硅层的表面粗糙度为4.64RMS。
对比例
在与实施例的那些基本上相同的条件下在下部层上直接形成多晶硅层，除了如下之外：不形成晶种层并且使用二异丙基氨基硅烷(DIPAS)作为硅前体。多晶硅层的表面粗糙度为7.88RMS。
如在实验实施例中测量的，通过根据实例实施方式的方法形成的多晶硅层经由所述晶种层的形成而可具有较低的表面粗糙度。
作为总结和回顾，含碳层例如无定形碳层(ACL)或者旋涂硬掩模(SOH)在其表面处可具有相对差的化学活性，并且因此在含碳层上可不容易形成掩模层，或者在含碳层上的掩模层可具有机械缺陷。
如上所述，实施方式涉及使用硅前体形成硅层的方法、形成包括所述硅层的图案的方法、和使用其制造半导体器件的方法。
实例实施方式可提供形成具有改善的机械和/或结构性质的硅层的方法。
实例实施方式可提供形成具有改善的机械和/或结构性质的图案的方法。
实例实施方式可提供使用所述形成图案的方法制造半导体器件的方法。
实例实施方式可提供如下方法：其中可将含硫化合物提供到包括例如含碳材料的下部层上以形成晶种层。可将硅前体提供到晶种层上以形成硅层。暴露在晶种层的表面处的硫原子与硅前体中包括的硅原子可彼此相互作用，并且例如可产生例如硅-硫键。所述硅层可具有均匀的厚度和轮廓。
本文中已经公开了实例实施方式，并且虽然采用了具体术语，但是它们仅在一般性和描述性意义上使用和进行解释并且不用于限制目的。在一些情况下，如截至本申请提交时本领域普通技术人员会明晰的，关于具体实施方式描述的特征、特性和/或要素可单独地或者与关于其它实施方式描述的特征、特性和/或要素组合地使用，除非另外具体说明。因此，本领域技术人员将理解，在不背离如在所附权利要求中阐述的本发明的精神和范围的情况下，可进行形式和细节上的多种变化。

Claims (20)

1.形成图案的方法，所述方法包括：
在基底上形成蚀刻对象层；
在所述蚀刻对象层上形成牺牲图案，所述牺牲图案包括含碳材料；
将硅-硫化合物或者含硫气体提供到所述牺牲图案上以形成晶种层；
将硅前体提供到所述晶种层上以形成含硅的掩模图案；和
使用所述掩模图案将所述蚀刻对象层至少部分地蚀刻。
2.如权利要求1中所述的方法，其中使所述硅-硫化合物或含硫气体与所述含碳材料的暴露表面反应。
3.如权利要求2中所述的方法，其中所述牺牲图案包括无定形碳层或者含碳的旋涂硬掩模。
4.如权利要求2中所述的方法，其中所述牺牲图案包括具有碳和氧的含碳材料，并且碳对氧的原子比大于1。
5.如权利要求2中所述的方法，其中所述掩模图案包括多晶硅。
6.如权利要求2中所述的方法，其中：
形成晶种层包括与在所述牺牲图案的暴露表面处的碳原子一起产生碳-硫键或碳-硅键，和
形成掩模图案包括与在所述晶种层的暴露表面处的硫原子一起产生硅-硫键。
7.如权利要求2中所述的方法，其中形成晶种层包括将硫化氢提供到所述牺牲图案上以在所述牺牲图案的表面处形成含硫部分。
8.制造半导体器件的方法，所述方法包括：
在基底上形成隔离层以限定活性图案；
在所述活性图案和所述隔离层上形成第一牺牲图案，所述第一牺牲图案包括含碳材料；
将硅-硫化合物或含硫气体提供到所述第一牺牲图案上以形成晶种层；
将硅前体提供到所述晶种层上以分别在所述第一牺牲图案的侧壁上形成含硅的第一掩模图案；
使用所述第一掩模图案将所述活性图案和所述隔离层部分地蚀刻以形成栅沟槽；和
分别在所述栅沟槽中形成栅结构。
9.如权利要求8中所述的方法，其进一步包括：
在所述隔离层和所述活性图案上形成导电层以覆盖所述栅结构；
在所述导电层上形成第二牺牲图案，所述第二牺牲图案包括含碳材料；
将硅-硫化合物或含硫气体提供到所述第二牺牲图案上以形成第二晶种层；
将硅前体提供到所述第二晶种层上以分别在所述第二牺牲图案的侧壁上形成第二掩模图案；和
使用所述第二掩模图案将所述导电层部分地蚀刻以形成导线结构。
10.如权利要求9中所述的方法，其进一步包括在邻近于所述栅结构的所述活性图案的上部部分处形成源-漏区域，其中所述导线结构电连接至所述源-漏区域。
11.形成硅层的方法，所述方法包括：
将硅-硫化合物或含硫气体提供到含碳材料层上以形成晶种层；和
将硅前体提供到所述晶种层上以形成所述硅层。
12.如权利要求11中所述的方法，其中所述硅-硫化合物包括由以下化学式1-4的至少一个表示的化合物：
[化学式1]
[化学式2]
[化学式3]
[化学式4]
其中在化学式1-4中，
R1、R2、R3、R4、R5和R6独立地选自R7、R8、-SR7、-NR7R8、-OR7、-SiH2R7、和-R9SR8，其中R7和R8独立地选自氢、卤素、C1-C10烷基、C2-C10烯基、C2-C10炔基、C6-C10芳基、C3-C10杂芳基、C3-C10环烷基、C3-C10环烯基、C3-C10环炔基、C2-C10杂环烷基、或者其组合，且R9为如下的二价基团：C1-C10亚烷基、C2-C10亚烯基、C2-C10亚炔基、C6-C10亚芳基、C3-C10亚杂芳基、C3-C10亚环烷基、C3-C10亚环烯基、C3-C10亚环炔基、C2-C10亚杂环烷基、或者其组合，条件是：
在化学式1中，R1、R2、R3和R4的至少一个为-SR7，
在化学式2中，R1、R2、R3、R4、R5和R6的至少一个为-SR7，和
在化学式4中，R10和R11独立地为单键或者如下的二价基团：C1-C10亚烷基、C2-C10亚烯基、C2-C10亚炔基、C6-C10亚芳基、C3-C10亚杂芳基、C3-C10亚环烷基、C3-C10亚环烯基、C3-C10亚环炔基、C2-C10亚杂环烷基、或者其组合，条件是R10和R11不同时为单键，并且n为1或更大的整数。
13.如权利要求11中所述的方法，其中所述硅-硫化合物包括至少两个硫原子。
14.如权利要求11中所述的方法，其中所述含硫气体包括硫化氢。
15.如权利要求11中所述的方法，其中形成晶种层包括将所述硅-硫化合物热解以形成活性硅中间体材料。
16.如权利要求15中所述的方法，其中所述活性硅中间体材料包括硅-硫双键或者硅-硫环状结构。
17.如权利要求11中所述的方法，其中形成所述硅层包括与所述硅前体一起提供反应气体，所述反应气体包括氧和氮的至少一种，并且其中所述硅层包括如下的至少一种：氧化硅、氮化硅、和氧氮化硅。
18.如权利要求11中所述的方法，其中形成所述硅层包括与所述硅前体一起提供掺杂剂气体，和其中所述硅层包括经掺杂的多晶硅。
19.如权利要求18中所述的方法，其中所述掺杂剂气体包括硼或磷。
20.如权利要求11中所述的方法，其中形成晶种层包括将经气化的包括硅-硫-硅键的化合物热解以形成反应性硅-硫物种，所述硅-硫物种与所述含碳材料层的暴露表面反应以形成含硫表面，之后将所述硅前体提供至所述含硫表面。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210391332A1 (en) * 2020-04-27 2021-12-16 Changxin Memory Technologies, Inc. Semiconductor structure, method for forming semiconductor structure and memory
CN117529095A (zh) * 2023-12-28 2024-02-06 长鑫集电(北京)存储技术有限公司 半导体结构的制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111403343B (zh) * 2019-01-02 2022-08-30 联华电子股份有限公司 半导体图案的形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090117742A1 (en) * 2007-11-02 2009-05-07 Hynix Semiconductor Inc. Method for fabricating fine pattern in semiconductor device
CN101743247A (zh) * 2007-07-12 2010-06-16 应用材料股份有限公司 利用等离子体增强化学气相沉积来制造高机械性能的极低k膜的新型硅前驱物
KR20100079959A (ko) * 2008-12-31 2010-07-08 주식회사 하이닉스반도체 스페이서패터닝공정을 이용한 반도체장치 제조 방법
CN101853782A (zh) * 2009-03-31 2010-10-06 海力士半导体有限公司 Ulsi半导体器件的具有自组装单分子层的铜线及形成方法
US20120217165A1 (en) * 2011-02-24 2012-08-30 Massachusetts Institute Of Technology Metal deposition using seed layers
US20130273704A1 (en) * 2012-04-13 2013-10-17 Jung-Geun Jee Methods of forming a polysilicon layer and methods of manufacturing semiconductor devices
US20140134847A1 (en) * 2012-11-09 2014-05-15 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
US20160163557A1 (en) * 2014-12-04 2016-06-09 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2823210B1 (fr) 2001-04-10 2005-04-01 Rhodia Chimie Sa Organoxysilanes polysulfures utilisables notamment en tant qu'agent de couplage, compositions d'elastomere(s) les contenant et articles en elastomere(s) prepares a partir de telles compositions
KR100576828B1 (ko) * 2004-03-24 2006-05-10 삼성전자주식회사 실리콘싸이오할라이드를 이용한 실리콘산화 막 형성방법
KR20080111944A (ko) 2007-06-20 2008-12-24 공주대학교 산학협력단 다관능성 실리콘 전구체를 이용한 내용제성이 우수한전도성 고분자 코팅 조성물
JP2011162360A (ja) * 2010-02-04 2011-08-25 Seiko Epson Corp 硫黄変性ケイ素化合物の製造方法および硫黄ドープシリコン膜の製造方法
KR20120053454A (ko) 2010-11-17 2012-05-25 주식회사 유피케미칼 실리콘 전구체 화합물을 이용한 박막 증착 방법
KR102052664B1 (ko) 2013-03-15 2019-12-06 삼성전자주식회사 트리알킬실란 계열의 실리콘 전구체 및 이를 이용하는 박막 형성 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101743247A (zh) * 2007-07-12 2010-06-16 应用材料股份有限公司 利用等离子体增强化学气相沉积来制造高机械性能的极低k膜的新型硅前驱物
US20090117742A1 (en) * 2007-11-02 2009-05-07 Hynix Semiconductor Inc. Method for fabricating fine pattern in semiconductor device
KR20100079959A (ko) * 2008-12-31 2010-07-08 주식회사 하이닉스반도체 스페이서패터닝공정을 이용한 반도체장치 제조 방법
CN101853782A (zh) * 2009-03-31 2010-10-06 海力士半导体有限公司 Ulsi半导体器件的具有自组装单分子层的铜线及形成方法
US20120217165A1 (en) * 2011-02-24 2012-08-30 Massachusetts Institute Of Technology Metal deposition using seed layers
US20130273704A1 (en) * 2012-04-13 2013-10-17 Jung-Geun Jee Methods of forming a polysilicon layer and methods of manufacturing semiconductor devices
US20140134847A1 (en) * 2012-11-09 2014-05-15 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
US20160163557A1 (en) * 2014-12-04 2016-06-09 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210391332A1 (en) * 2020-04-27 2021-12-16 Changxin Memory Technologies, Inc. Semiconductor structure, method for forming semiconductor structure and memory
CN117529095A (zh) * 2023-12-28 2024-02-06 长鑫集电(北京)存储技术有限公司 半导体结构的制造方法
CN117529095B (zh) * 2023-12-28 2024-04-19 长鑫集电(北京)存储技术有限公司 半导体结构的制造方法

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