TWI670794B - 包括溝槽隔離之半導體裝置 - Google Patents

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寬特 葛斯荷夫
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Abstract

本發明提供一種製造半導體裝置之溝槽隔離的方法，包括：提供絕緣體上矽(SOI)基板，其包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層、以及形成於該埋置氧化物層上的半導體層；形成穿過該半導體層並至少部分延伸至該埋置氧化物層中的溝槽；在該溝槽的側壁形成襯墊；將該溝槽加深至該半導體塊體基板中；用可流動介電材料填充該加深的溝槽；以及執行該可流動介電材料的退火。

Description

包括溝槽隔離之半導體裝置
本發明通常關於積體電路及半導體裝置領域，尤其關於包括用以隔離形成於SOI基板上的主動裝置的溝槽隔離結構的半導體裝置的製造。
製造例如CPU(中央處理單元)、儲存裝置、專用積體電路(application specific integrated circuit；ASIC)等先進積體電路需要依據特定的電路佈局在給定的晶片面積上形成大量電路元件。在多種電子電路中，場效電晶體代表一種重要類型的電路元件，其基本確定該積體電路的性能。一般來說，目前實施多種製程技術來形成場效電晶體(field effect transistor；FET)，其中，對於許多類型的複雜電路，MOS(金屬氧化物半導體)技術因在操作速度和/或功耗和/或成本效率方面的優越特性而成為目前最有前景的方法之一。在使用例如CMOS技術製造複雜積體電路期間，在包括結晶半導體層的基板上形成數百萬個N通道電晶體和P通道電晶體。各主動裝置例如FET通過溝槽隔離(尤其淺溝槽隔離(shallow trench isolation；STI) 結構)彼此電性隔離。傳統上，STI結構的形成包括在矽層中形成溝槽並接著用氧化矽填充該溝槽。或者，可用通過熱氧化製程所形成的氧化矽襯墊(liner)加襯該溝槽，接著用額外的氧化矽或另一種材料例如多晶矽填充該溝槽。這樣填充的溝槽定義晶圓的主動區的尺寸及佈置。
在激進縮小的過程中，例如在亞22奈米超大規模積體電路(very large scale integrated；VLSI)CMOS技術的背景下，尤其是在FDSOI(fully depleted silicon-on-insulator；全耗盡絕緣體上矽)基板中形成STI成為越來越關鍵的問題。與在22奈米以上的平台上製造半導體裝置相比，例如在SRAM製造的背景下所關於的深寬比需要新的STI填充過程。近來，已使用旋塗玻璃或可流動氧化物而不是傳統的氧化矽材料來填充STI。該可流動氧化物在沉積期間“流動”，以適當填充空隙。不過，用可流動氧化物填充STI需要蒸汽退火，其攻擊FDSOI基板，也就是，薄的矽層或cSiGe通道區被氧化。尤其，在主動區很小的SRAM區域中，由氧化造成的任意損失都是不可容忍的。
鑒於上述情形，本發明提供一種形成包括STI的半導體裝置的技術。該技術可與(FD)SOI技術積體並允許形成具有完好無損的通道區的FET。而且，本發明提供包括STI的半導體裝置。
下面提供本發明的簡要總結，以提供本發明 的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化形式的概念，作為後面所討論的更詳細說明的前序。
一般來說，本文所揭露的發明主題關於包括STI的半導體裝置例如FDSOI半導體裝置的製造。由於本文中所揭露的特定製造技術，該STI的形成可積體於FDSOI FET製造的流程中。
本發明提供一種製造半導體裝置的溝槽隔離的方法，其包括：提供絕緣體上矽(silicon-on-insulator；SOI)基板，該絕緣體上矽基板包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層、以及形成於該埋置氧化物層上的半導體層；形成穿過該半導體層並至少部分延伸至該埋置氧化物層中的溝槽；在該溝槽的側壁形成襯墊(liner)；將該溝槽加深至該半導體塊體基板中；用可流動介電材料填充該加深的溝槽；以及執行該可流動介電材料的退火(其可包括蒸汽退火)。可自該溝槽的上部移除該退火後的可流動介電材料的一部分並接著可用氧化物材料填充該溝槽的該上部。在該(蒸汽)退火期間，該襯墊保護位於該溝槽的內部的該半導體層。穿過該半導體層所形成的該溝槽的底部可設於該埋置氧化物層或(在該進一步加深之前)該半導體塊體基板內。
而且，本發明提供一種製造半導體裝置的溝槽隔離的方法，其包括：提供絕緣體上矽(SOI)基板， 該絕緣體上矽基板包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層、以及形成於該埋置氧化物層上的半導體層；形成穿過該半導體層並至少部分延伸至該埋置氧化物層中的溝槽；將該溝槽加深至該半導體塊體基板中；接著在該加深的溝槽的側壁形成襯墊；用可流動介電材料填充該加深的溝槽；以及執行該可流動介電材料的退火(其可包括蒸汽退火)。
另外，本發明提供一種製造半導體裝置的方法，其包括：提供絕緣體上矽(SOI)基板，該絕緣體上矽基板包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層、以及形成於該埋置氧化物層上的半導體層，其中，該半導體層包括(壓縮應變)SiGe區；形成穿過該半導體層並至少部分延伸至該埋置氧化物層中的第一溝槽；形成穿過該半導體層並至少部分延伸至該埋置氧化物層中與該第一溝槽隔開的第二溝槽，以使該第二溝槽的一個側壁暴露該SiGe區的側表面；形成位於該第一溝槽的側壁的第一襯墊以及位於該第二溝槽的側壁的第二襯墊；將該第一溝槽加深至該半導體塊體基板中，而不加深該第二溝槽；用可流動介電材料填充該加深的第一溝槽及該第二溝槽；執行該可流動介電材料的退火(其可包括蒸汽退火)；以及形成通過該第二溝槽相互隔開的n通道電晶體與p通道電晶體，且其中，該SiGe區提供該p通道電晶體的通道區。
1‧‧‧半導體塊體基板
2‧‧‧BOX(埋置氧化物)層
3‧‧‧半導體層
3a‧‧‧壓縮矽-鍺通道(cSiGe)、SiGe通道或SiGe區
4‧‧‧氧化物層
5‧‧‧層或平坦化停止層
6‧‧‧遮罩層
7‧‧‧光刻遮罩層
10‧‧‧SOI(絕緣體上半導體)基板
20‧‧‧溝槽或淺溝槽
30‧‧‧襯墊
41‧‧‧遮罩層
42‧‧‧光刻遮罩層
50‧‧‧溝槽或深溝槽
60‧‧‧可流動介電材料或絕緣材料
70‧‧‧氧化物材料
100‧‧‧SOI(絕緣體上半導體)基板
101‧‧‧半導體塊體基板
102‧‧‧BOX(埋置氧化物)層
103‧‧‧半導體層
103a‧‧‧SiGe(矽-鍺)區
104‧‧‧氧化物層
105‧‧‧層或平坦化停止層
200‧‧‧溝槽或淺溝槽
201‧‧‧半導體塊體基板
300‧‧‧襯墊
410‧‧‧硬遮罩
420‧‧‧圖案化光刻遮罩
500‧‧‧溝槽或深溝槽
600‧‧‧可流動介電材料
700‧‧‧氧化物材料
DSTI‧‧‧深STI(淺溝槽隔離)
SSTI‧‧‧淺STI(淺溝槽隔離)
參照下面結合附圖所作的說明可理解本發明，該些附圖中類似的附圖標記表示類似的元件，且其中：第1a圖至第1j圖顯示依據本發明的一個例子包括形成STI的製造半導體裝置的示例流程；以及第2a圖至第2h圖顯示依據本發明的一個例子包括形成STI的製造半導體裝置的另一個示例流程。
儘管本文中所揭露的發明主題容許各種修改及替代形式，但本發明主題的特定實施例以示例方式顯示於附圖中並在本文中作詳細說明。不過，應當理解，本文中有關特定實施例的說明並非意圖將本發明限於所揭露的特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
在下面的說明中，出於解釋目的，闡述許多具體細節來提供有關示例實施例的充分理解。不過，應當很清楚，可在不具有這些具體細節或者具有等同佈置的情況下實施該些示例實施例。在其它情況下，以方塊圖形式顯示已知的結構及裝置，以避免不必要地模糊示例實施例。此外，除非另外指出，否則說明書及申請專利範圍中所使用的表示組分的量、比例及數值屬性，反應條件等的所有數字將被理解為通過術語“大約”在所有情況下被修飾。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行 說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以實現開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些決定將因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域的普通技術人員借助本發明所執行的常規程序。
本文中揭露製造具有STI的半導體裝置的方法。該STI通過在SOI基板中形成溝槽來形成。由襯墊覆蓋該溝槽的側壁。用可流動介電材料填充該溝槽。該可流動介電材料經歷蒸汽退火。在該蒸汽退火期間，該襯墊覆蓋並保護包括SiGe區的半導體層免受該蒸汽退火。該STI包括較深的溝槽及較淺的溝槽。該可流動介電材料可自該較深溝槽的下部移除並自該較淺溝槽完全移除。所移除的可流動介電材料由某種傳統氧化物材料替代。在完成該STI以後，在該SOI基板的n-FET區域中可形成n通道電晶體，並在該SOI基板的p-FET區域中可形成p通道電晶體，其中，該p-FET區域通過較淺的溝槽與該n-FET區域隔開及電性絕緣。
現在將參照附圖來說明本發明。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員已知的細節混淆，但仍包括該些附圖以說明並解釋本發明的示例。本文中所使用的詞語和詞組的意思應當被理解並解釋為與相關領域技術人員對這些詞語及詞組的理解一致。本文中的術語或詞組的連貫使用並 不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或詞組意圖具有特定意思，亦即不同于本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或詞組的特定定義的定義方式明確表示於說明書中。
如本文中所使用的那樣，當提到半導體裝置的結構時，出於方便目的可使用空間術語“頂部”、“底部”、“上方”、“下方”、“垂直”、“水平”等。這些參考意圖以僅與附圖一致的方式使用，以進行教導目的，並非意圖作為半導體裝置結構的絕對參考。例如，FET或記憶體裝置可以不同於附圖中所示方位的任意方式空間取向。當提到附圖時，“垂直”用以指與半導體層表面垂直的方向，而“水平”用以指與半導體層表面平行的方向。“上方”用以指離開半導體層的垂直方向。位於另一個元件“上方”(“下方”)的元件與該另一個元件相比更遠離(更靠近)半導體層表面。
一般來說，本文中說明其中可形成n通道電晶體及/或p通道電晶體以及記憶體單元(memory cell)的製造技術及半導體裝置。該製造技術可積體於CMOS製程中。在完整閱讀本申請以後，本領域的技術人員很容易瞭解，本方法基本上可應用於各種技術，例如NMOS、PMOS、CMOS等，並很容易應用於各種裝置，包括但不限於邏輯裝置、記憶體裝置、SRAM裝置等。本文中所述的技術及工藝可用以製造MOS積體電路裝置，包括NMOS積體電路裝置、PMOS積體電路裝置以及CMOS積體電路裝置。 儘管術語“MOS”通常是指具有金屬閘極電極及氧化物閘極絕緣體的裝置，但該術語在全文中用以指包括位於半導體基板上方的閘極絕緣體(無論是氧化物還是其它絕緣體)上方的導電閘極電極(無論是金屬還是其它導電材料)的任意半導體裝置。
一般來說，本發明提供用以形成包括STI的半導體裝置的技術。該STI的形成可積體于形成FET(例如n通道及p通道FET)的流程中。該FET可為平面全耗盡FET。該FET可為(全耗盡)FinFET。所揭露的技術可適合用於在低於22奈米的平台(例如經設計用以製造FDSOI裝置的12奈米平台)上製造半導體裝置。
下面，參照第1a圖至第1j圖說明製造包括雙STI配置的半導體裝置的流程，例如，該流程可輕易積體於製造n通道及p通道電晶體裝置的流程中。
第1a圖顯示用於形成例如包括FET的半導體裝置的SOI(絕緣體上半導體)基板10。SOI基板10可為適於形成FDSOI電晶體的全耗盡(FD)SOI基板。SOI基板10包括半導體塊體基板1、形成於半導體塊體基板1上的埋置氧化物(buried oxide；BOX)層2以及形成於BOX層2上的半導體層3。半導體層3可包括大量的矽，這歸於由於增強的可用性以及過去幾十年所開發的成熟的製程技術而可基於矽批量生產形成具有高積體密度的半導體裝置的事實。不過，可使用任意其它合適的半導體材料，例如，包含其它等電子(iso-electronic)組分的矽基材料， 例如鍺、碳、矽/鍺、矽/碳，其它II-VI族或III-V族半導體化合物等。
SOI基板10的BOX層2可包括二氧化矽或硼矽酸鹽玻璃或硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)。BOX層2可由不同的層組成，且該不同層的其中之一可包括BPSG、或包括硼或磷的SiO2化合物。例如，半導體層3的厚度可在5至20奈米的範圍內，尤其5至10奈米，且BOX層2的厚度可在10至50奈米的範圍內，尤其10至30奈米，更具體地15至25奈米。
半導體塊體基板1可包括矽或由矽組成，尤其單晶矽。可使用其它材料形成該半導體塊體基板，例如鍺、矽鍺、磷酸鎵、砷化鎵等。尤其，半導體塊體基板1可為P型或N型摻雜。
而且，可針對SOI基板10定義用於製造n通道FET的n-FET區以及用於製造p通道FET的p-FET區。在該p-FET區中，在半導體層3中形成SiGe通道3a。例如，壓縮應變矽-鍺通道(cSiGe)區3a通過局部Ge富集(包括在半導體層3的暴露表面上外延形成壓縮SiGe層)形成於SOI基板10的半導體層3中。設置壓縮矽-鍺通道3a以增強將要形成于該p-FET區中的p通道FET的通道區中電荷載子(carrier)的遷移率。要注意的是，尤其在22奈米技術的背景下，外延由濃縮退火補充，該濃縮退火將該Ge原子驅入該SOI通道中並同時氧化該外延SiGe。
如第1a圖中所示，在SOI基板10上(也就是，在半導體層3的頂部上並因此在SiGe區3a的頂部上)形成例如由SiO2組成或包括SiO2的氧化物層4。
依據一個實施例，在形成STI的過程中執行光刻-蝕刻-光刻-蝕刻製程(lithography-etch-lithography-etch；LELE)。如第1b圖中所示，在氧化物層4上形成層5並在層5上形成遮罩層6。層5可包括氮化矽材料或由氮化矽材料組成，且在進一步的過程中可將該層用作平坦化停止層(見下面)。例如，層5可由Si3N4、SiON或碳化矽或其組合製成，且其可具有約30至70奈米的厚度。層5可通過化學氣相沉積、電漿增強型化學氣相沉積或低壓化學氣相沉積形成。
遮罩層6可包括旋塗硬遮罩(spin-on-hard；SOH)材料及SiON或由它們組成。另外，在第二遮罩層6上形成光刻遮罩層7。光刻遮罩層7可包括形成於遮罩層6的頂部上的底部抗反射塗層(bottom anti-reflective coating；BARC)以及形成於該BARC上的光阻層。該LELE方法(其可包括形成於該SOH-SiON堆疊的頂部上的額外“記憶體層”，例如，氧化物層)為已知技術，因此在這裡不作詳細說明。第1c圖顯示在蝕刻、阻劑剝離並移除第二遮罩層6以後的所得配置。形成溝槽20，在此例中，其部分延伸至SOI基板10的BOX層2，但不延伸至SOI基板10的半導體塊體基板1。溝槽20可具有在約20至50奈米的範圍內的深度以及在約20至100奈米的範圍內的寬度。
接著，在溝槽20的底部及側壁形成襯墊30(見第1d圖)。設置襯墊30以在進一步的過程期間保護半導體層3，尤其SiGe區3a。而且，襯墊30包覆BOX層2。例如，襯墊30可由氮化物材料形成或包括氮化物材料，例如Si3N4或SiON，且該襯墊可具有約2至8奈米的厚度。襯墊30可通過電漿增強型化學氣相沉積或低壓化學氣相沉積形成。
在第1e圖中所示的製造步驟中，在第1d圖中所示的結構上方形成另一個遮罩層41。遮罩層41可包括旋塗硬遮罩(SOH)材料及SiON覆蓋層。在遮罩層41上形成另一個光刻遮罩層42且其可包括另一個BARC及形成於該BARC上的另一個光阻層。光刻遮罩層42經構造以促進形成深溝槽(見第1f圖)。遮罩層41通過圖案化光刻遮罩層42被圖案化並被用作蝕刻遮罩以例如通過非等向性蝕刻形成該深溝槽，從而不會橫向攻擊襯墊20。
在蝕刻、阻劑剝離並移除遮罩層41以後，形成第1f圖中所示的配置。深溝槽50形成於該n-FET及p-FET區的邊緣且深溝槽50深入延伸至SOI基板10的半導體塊體基板1中。深寬比(溝槽深度與溝槽寬度之比)可大於7或大於10。如第1f圖中所示，在移除遮罩層41期間(由於選擇性蝕刻)，襯墊30未被攻擊，因此，襯墊30仍覆蓋SiGe區3a及深溝槽50內的半導體層3以及形成于該n-FET區與該p-FET區之間且未進一步深入的淺溝槽20。
接著，在深溝槽50以及淺溝槽20中形成可流動介電材料60(見第1g圖)。可流動介電材料60例如為可流動氧化物材料，其可包括氧化矽或SiONH且可通過可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)形成。在沉積時，可流動介電材料60具有類似旋塗剝離膜的流體特性，因此，它顯示優越的間隙填充功能。可流動介電材料60可通過使用旋塗介電質(spin-on dielectric；SOD)形成製程形成，或者通過化學氣相沉積(CVD)製程(例如自由基成分CVD)沉積可流動介電質形成。
可向含矽前驅體添加各種化學物質，以允許該沉積膜流動。在一些實施例中，添加氫化氮鍵。可流動介電前驅體(尤其可流動氧化矽前驅體)的例子包括矽酸鹽、矽烷、甲基矽倍半氧烷(methyl SilsesQuioxane；MSQ)、氫矽倍半氧烷(hydrogen SisesQuioxane；HSQ)、MSQ/HSQ、全氫矽氮烷(perhydrosilazane；TCPS)、全氫聚矽氮烷(perhydro-polysilazane；PSZ)、四乙基正矽酸鹽(tetraethyl orthosilicate；TEOS)，或甲矽烷基胺，例如三甲矽烷基胺(trisilylamine；TSA)。
通過使用含矽前驅體與另一種前驅體例如通過電漿生成的“自由基-氮”前驅體反應可沉積可流動介電材料60。在一些例子中，該含矽前驅體是無碳的並包括甲矽烷基胺，例如H2N(SiH3)、HN(SiH3)2、N(SiH3)3或其組合。該甲矽烷基胺可與額外氣體混合，該額外氣體可充當 載體氣體、反應氣體，或兩者。除其它氣體以外，該額外氣體的例子可包括H2、N2、NH3、He及Ar。甲矽烷基胺也可與其它無碳含矽氣體混合，例如矽烷(SiH4)及乙矽烷(Si2H6)、氫(例如，H2)及/或氮(例如，N2、NH3)。
可將氮包括於該自由基前驅體與該含矽前驅體中的一者或兩者。當氮存在於該自由基前驅體中時，可將該前驅體稱為自由基-氮前驅體。該自由基-氮前驅體包括通過激發電漿中的更穩定的含氮前驅體而形成的電漿流出物。例如，可在反應室電漿區中或在該處理室外部的遠端電漿系統(remote plasma system；RPS)中活化含NH3及/或聯氨(N2H4)的較穩定的含氮前驅體，以形成該自由基-氮前驅體，接著將該自由基-氮前驅體輸送至無電漿的基板處理區中。該穩定氮前驅體也可為包括NH3、N2及H2的組合的混合物。
可流動介電材料60可在約40至200℃的範圍內的溫度下沉積。該沉積壓力可在約100毫托(mTorr)至約10托的範圍內。在一些例子中，該反應源使用氣體環境，該氣體環境包含三甲矽烷基胺Si3H9N及NH3，流量分別在約100至1000sccm及約100至2000sccm的範圍內。
在沉積可流動介電材料60以後，在用於沉積可流動介電材料60的同一製程反應室中或在另一個製程反應室中執行蒸汽退火。該蒸汽退火導致絕緣材料60收縮及緻密化。例如，該蒸汽退火可執行幾分鐘至幾小時並在幾百攝氏度的溫度下。該退火製程可在約150至800℃的 範圍內的溫度下執行。依據一個例子，該退火製程可開始於約150℃並逐漸升溫至約500至800℃的預定溫度。該退火製程的壓力可在約500至800托的範圍內。該蒸汽流量可在約1至20slm(標準升/米)的範圍內。尤其，該蒸汽熱退火製程的持續時間可在從約20分鐘至約2小時的範圍內。而且，例如，可在該沉積製程期間執行蒸汽退火，以因形成額外羥基組而提供接縫癒合。
例如，在蒸汽退火之後接著在200至1200℃的範圍內的溫度下執行額外熱退火，例如，以將該絕緣材料進一步緻密化及/或(部分)轉化為SiO或SiO2。出於較好的氧化物質量的目的，該額外熱退火可為N2乾式(沒有蒸汽)退火。在該乾式熱退火製程期間可使用惰性氣體例如N2、Ar或He，且可選擇在約1000至1200℃的範圍內的該乾式退火的峰值退火溫度。該熱退火的壓力可在約500至800托的範圍內。該乾式熱退火製程的持續時間可在約30分鐘至約3小時的範圍內。在該蒸汽退火及該隨後執行的熱退火期間，半導體層3及SiGe區3a由襯墊30保護。
例如通過化學機械拋光移除形成於(平坦化停止)層5上及溝槽20及50上方的多餘可流動介電材料60。在該化學機械拋光製程期間，層5充當平坦化停止層。隨後，例如通過乾式蝕刻，移除形成於淺溝槽20中的可流動介電材料60並且還移除形成於深溝槽50中的可流動介電材料60的頂部部分。通過(相對襯墊30的材料)的高 選擇性非等向性蝕刻，可自深溝槽50部分移除可流動介電材料60至半導體層3及SiGe區3a的水平下方一定程度。換句話說，在所述移除可流動介電材料60期間暴露襯墊30。第1h圖中顯示所得結構。
隨後，移除襯墊30並將氧化物材料70填充於深溝槽50的頂部(已自其移除可流動介電材料60)及淺溝槽20中，如第1i圖中所示。例如，通過使用合適的濕化學如熱磷酸或通過等向性氮化物蝕刻可移除襯墊30。氧化物材料70不是可流動介電材料，且它可為通過高密度電漿化學氣相沉積所形成的高密度電漿氧化物，且它可包括氧化矽。尤其，氧化物材料70可與SOI基板10的BOX層2的材料相同。在該流程的此步驟，深寬比的約束放寬(因為該深溝槽的下部已由可流動介電材料60填充)，且因此，適當填充不再是一個關鍵的問題。
作為下一步驟，例如通過化學機械拋光平坦化氧化物材料70，並移除平坦化停止層5。作為結果並如第1j圖中所示，p-FET區3a通過淺溝槽STI(shallow STI；SSTI)與該n-FET區隔開，並通過該深STI(deep STI；DSTI)適當提供進一步的電性隔離。在完成該STI的形成以後，在該p-FET區中可形成p-通道FET且在該n-FET區中可形成n-通道FET。
但在第1a圖至第1j圖中所示的流程中，淺溝槽20僅延伸至SOI基板10的BOX層2的上表面下方及SOI基板10的半導體塊體基板1的表面上方一定程度， 也就是，它們部分延伸至BOX層2中(例如，見第1c圖至第1e圖)，依據其它例子，淺溝槽20可延伸至SOI基板10的半導體塊體基板1的表面下方一定程度，也就是，淺溝槽20延伸至半導體塊體基板1中。
第2a圖至第2h圖顯示另一個示例流程。與第1a至1j圖中所示的流程相比，在形成該深溝槽以後執行該溝槽中的襯墊沉積。在第1a圖至第1j圖所示的流程中，襯墊30不存在於深溝槽50中，因此，可獲得更多要填充的空間。不過，依據第2a圖至第2h圖中所示的方法，可改進用於該SiGe/Si通道區的保護的製程。
第2a圖顯示與上述流程的第1c圖中所示的狀態類似的狀態。提供SOI基板100，其包括半導體塊體基板101、形成於半導體塊體基板101上的BOX層102、以及形成於BOX層102上並在p-FET區中包括SiGe區103a的半導體層103。在半導體層103及SiGe區103a上形成氧化物層104，並在氧化物層104上形成層105。層105可包括氮化物材料或由氮化物材料組成(例如，Si3N4或SiON)。穿過層105及氧化物層104以及穿過半導體層103及SiGe區103a形成溝槽200。在所示例子中，該溝槽部分延伸至SOI基板100的BOX層102中。依據一個替代例子，溝槽200抵達半導體塊體基板201並部分延伸至其中。溝槽200可通過LELE過程形成，如上參照第1b圖所述。
在第2a圖中所示的結構上方形成硬遮罩410 且在硬遮罩410上形成圖案化光刻遮罩420(見第2b圖)。硬遮罩410可包括旋塗硬遮罩(SOH)材料及SiON覆蓋層。經圖案化以後，硬遮罩410可被用作蝕刻遮罩，以形成深溝槽500，如第2c圖中所示。溝槽200及500可具有如上參照第1c圖及第1f圖所述的尺寸及深寬比。
在溝槽200及500中形成襯墊300(見第2d圖)。襯墊300可包括氮化物材料或由氮化物材料製成。不同於第1a圖至第1j圖中所示的流程，在用可流動介電材料600填充該深溝槽之前，襯墊300覆蓋該深溝槽500的整個側壁及底部，如第2e圖中所示。在深溝槽500以及淺溝槽200中形成可流動介電材料600(見第2e圖)。可流動介電材料600可為可流動氧化物材料，例如，包括氧化矽或SiONH，且可通過可流動化學氣相沉積(FCVD)形成。可如上參照第1g圖所述形成可流動介電材料600。
例如通過化學機械拋光移除形成於(平坦化停止)層105上以及溝槽200及500上方的多餘可流動介電材料600。接著，例如通過乾式蝕刻，移除形成於淺溝槽200中的可流動介電材料600並且還移除形成於深溝槽500中的可流動介電材料600的頂部部分。可自深溝槽500部分移除可流動介電材料60至半導體層3及SiGe區3a的水平下方一定程度。第2f圖中顯示所得結構。
接著，例如，通過使用濕化學或通過等向性反應離子蝕刻(reactive ion etching；RIE)蝕刻分別移除形成於深溝槽500的頂部中及淺溝槽200中的襯墊300的 部分。被可流動介電材料600的剩餘部分覆蓋的襯墊300的下部保持於原位。將氧化物材料700填充於深溝槽500的頂部(已自其移除可流動介電材料600)及淺溝槽200中，如第2g圖中所示。氧化物材料700可為通過高密度電漿化學氣相沉積所形成的高密度電漿氧化物且它可包括氧化矽。尤其，氧化物材料700可與SOI基板100的BOX層102的材料相同。
作為下一步驟，例如通過化學機械拋光平坦化氧化物材料700，並移除平坦化停止層105。作為結果並如第2h圖中所示，該p-FET區通過該淺STI(SSTI)與該n-FET區隔開，並通過該深STI(DSTI)適當提供進一步的電性隔離。在完成該STI的形成以後，在該p-FET區中可形成p通道FET且在該n-FET區中可形成n通道FET。
因此，本發明提供一種製造包括STI的半導體裝置的方法，其中執行雙STI形成製程。形成較深溝槽，該較深溝槽由可流動介電材料部分填充並在該可流動氧化物材料的頂部由非可流動氧化物材料填充。而且，形成較淺STI，該較淺STI在第一階段由該可流動介電材料填充，且在移除該可流動介電材料以後，在第二階段由該非可流動氧化物材料填充。在用該可流動介電材料填充該溝槽以後，執行蒸汽退火。在該蒸汽退火期間，形成於該溝槽的壁處的襯墊覆蓋並保護半導體層及其SiGe區。因此，將充當後續要形成的FET的通道區的該半導體層及該SiGe區被保護而免受該蒸汽退火，因此優於受蒸汽退火影響的現 有技術的通道區。
由於本發明可以本領域的技術人員借助本文中的教導而明白的不同但等同的方式修改並實施，因此上面所揭露的特定實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明並非意圖限於本文中所示的架構或設計的細節，而是如隨附的申請專利範圍所述。因此，顯然，可對上面所揭露的特定實施例進行修改或變更，且所有此類變更落入本發明的範圍及精神內。要注意的是，用於說明本說明書以及所附申請專利範圍中的各種製程或結構的例如“第一”、“第二”、“第三”或者“第四”等術語的使用僅被用作此類步驟/結構的快捷參考，並不一定意味著按排列順序執行/形成此類步驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製程的排列順序。因此，本發明請求保護的範圍如隨附的申請專利範圍所述。

Claims (13)

  1. 一種製造半導體裝置之溝槽隔離的方法，包括：提供絕緣體上矽(SOI)基板，包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層、以及形成於該埋置氧化物層上的半導體層；形成穿過該半導體層並至少部分延伸至該埋置氧化物層中的溝槽；在該溝槽的側壁形成襯墊；將該溝槽加深至該半導體塊體基板中；用可流動介電材料填充該加深的溝槽；執行該可流動介電材料的退火；自該加深的溝槽的上部移除該退火後的可流動介電材料的一部分；以及用氧化物材料填充該加深的溝槽的該上部。
  2. 如申請專利範圍第1項所述的方法，進一步包括：在執行該退火以後，並移除該退火後的可流動介電材料的該部分以後，且在用該氧化物材料填充該加深的溝槽的該上部之前，移除該襯墊。
  3. 如申請專利範圍第1項所述的方法，其中，該襯墊由氮化矽材料製成或包括氮化矽材料。
  4. 如申請專利範圍第1項所述的方法，其中，該半導體層包括SiGe區，且在該退火之前，該襯墊形成於該SiGe區的側表面上。
  5. 如申請專利範圍第1項所述的方法，其中，該半導體層 包括SiGe區，且進一步包括形成以與該加深的溝槽的深度相比較小的深度至少部分延伸至該埋置氧化物層中的另一個溝槽，並在該另一個溝槽的側壁形成襯墊，以在該退火之前覆蓋該SiGe區的側表面。
  6. 一種製造半導體裝置之溝槽隔離的方法，包括：提供絕緣體上矽(SOI)基板，包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層、以及形成於該埋置氧化物層上的半導體層；形成穿過該半導體層並至少部分延伸至該埋置氧化物層中的溝槽；將該溝槽加深至該半導體塊體基板中；在該加深的溝槽的側壁形成襯墊；用可流動介電材料填充該加深的溝槽；執行該可流動介電材料的退火；自該加深的溝槽的上部移除該退火後的可流動介電材料的一部分；以及用氧化物材料填充該加深的溝槽的該上部。
  7. 如申請專利範圍第6項所述的方法，進一步包括：在執行該退火以後，並移除該退火後的可流動介電材料的該部分以後，且在用該氧化物材料填充該加深的溝槽的該上部之前，移除該襯墊的上部。
  8. 如申請專利範圍第6項所述的方法，其中，該襯墊由氮化物材料製成或包括氮化物材料。
  9. 如申請專利範圍第6項所述的方法，其中，該半導體層 包括SiGe區，且在該退火之前，該襯墊形成於該SiGe區的側表面上。
  10. 如申請專利範圍第6項所述的方法，其中，該半導體層包括SiGe區，且進一步包括形成以與該加深的溝槽的深度相比較小的深度至少部分延伸至該埋置氧化物層中的另一個溝槽，並在該另一個溝槽的側壁形成襯墊，以在該退火之前覆蓋該SiGe區的側表面。
  11. 一種製造半導體裝置的方法，包括：提供絕緣體上矽(SOI)基板，包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層、以及形成於該埋置氧化物層上的半導體層，其中，該半導體層包括SiGe區；形成穿過該半導體層並至少部分延伸至該埋置氧化物層中的第一溝槽；形成穿過該半導體層並至少部分延伸至該埋置氧化物層中與該第一溝槽隔開的第二溝槽，以使該第二溝槽的一個側壁暴露該SiGe區的側表面；形成位於該第一溝槽的側壁的第一襯墊以及位於該第二溝槽的側壁的第二襯墊；將該第一溝槽加深至該半導體塊體基板中，而不加深該第二溝槽；用可流動介電材料填充該加深的第一溝槽及該第二溝槽；執行該可流動介電材料的退火； 形成通過該第二溝槽相互隔開的n通道電晶體與p通道電晶體，且其中，該SiGe區提供該p通道電晶體的通道區；自該加深的第一溝槽的上部移除該退火後的可流動介電材料的一部分；自該第二溝槽移除該退火後的可流動介電材料；以及用氧化物材料填充該加深的第一溝槽的該上部及該第二溝槽。
  12. 如申請專利範圍第11項所述的方法，其中，該第一襯墊及第二襯墊的至少其中之一由氮化物材料製成或包括氮化物材料。
  13. 如申請專利範圍第11項所述的方法，進一步包括：在執行該退火以後，並自該加深的第一溝槽的該上部移除該退火後的可流動介電材料的該部分以後，且在用該氧化物材料填充該加深的第一溝槽的該上部之前，移除該第一襯墊；以及在執行該退火以後，並自該第二溝槽移除該退火後的可流動介電材料以後，且在用該氧化物材料填充該第二溝槽之前，移除該第二襯墊。
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