CN107910259A - 一种制备西格玛凹槽的方法 - Google Patents

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Abstract

本发明提供了一种制备西格玛凹槽的方法,其中,提供一衬底,衬底上定义有源区,还包括以下步骤:于衬底的有源区上沉积形成多晶硅层;于多晶硅层上形成硬掩膜层;形成光阻层,使光阻层覆盖硬掩膜层,以及衬底的上表面;于光阻层上对应需要形成西格玛凹槽的凹槽区域开窗;以光阻层为掩膜刻蚀硬掩膜层以及多晶硅层,以使凹槽区域的衬底暴露;以硬掩膜层以及光刻胶为阻挡层对凹槽区域暴露的衬底进行非晶化处理以形成非晶化区;通过一各向同性刻蚀工艺于非晶化区刻蚀形成一梯形凹槽;通过一各向异性刻蚀工艺对梯形凹槽继续刻蚀以于梯形凹槽底部形成一倒梯形凹槽。其技术方案的有益效果在于,不仅制备流程简单而且可保持西格玛凹槽的形状的一致性。

Description

一种制备西格玛凹槽的方法
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种制备西格玛凹槽的方法。
背景技术
目前在衬底上制备西格玛凹槽的方法首先采用等离子体刻蚀工艺在衬底上相应的位置刻蚀形成U形的凹槽,再使用湿法刻蚀工艺(湿法刻蚀是将刻蚀材料浸泡在腐蚀液内进行腐蚀的技术)对U形的凹槽进行刻蚀以形成西格玛凹槽采用上述的制备方法工艺,不仅流程较为复杂,而且关键的是西格玛凹槽的形状在蚀法刻蚀工艺难以保持一致性,这对后续的制程工艺影响较大。
发明内容
针对现有技术中西格玛凹槽存在的上述问题,现提供一种旨在实现制备流程简单,在刻蚀形成西格玛凹槽的形状保持一致的制备西格玛凹槽的方法。
具体技术方案如下:
一种制备西格玛凹槽的方法,其中,提供一衬底,所述衬底上定义有源区,还包括以下步骤:
步骤S1、于所述衬底的有源区上沉积形成一多晶硅层;
步骤S2、于所述多晶硅层上形成一硬掩膜层;
步骤S3、形成一光阻层,使所述光阻层覆盖所述硬掩膜层,以及所述衬底的上表面;
步骤S4、于所述光阻层上对应需要形成西格玛凹槽的凹槽区域开窗;
步骤S5、以所述光阻层为掩膜刻蚀所述硬掩膜层以及所述多晶硅层,以使所述凹槽区域的所述衬底暴露;
步骤S6、以所述硬掩膜层以及所述光刻胶为阻挡层对所述凹槽区域暴露的所述衬底进行非晶化处理以形成非晶化区;
步骤S7、通过一各向同性刻蚀工艺于所述非晶化区刻蚀形成一梯形凹槽;
步骤S8、通过一各向异性刻蚀工艺对所述梯形凹槽继续刻蚀以于所述梯形凹槽底部形成一倒梯形凹槽。
优选的,在所述步骤S6中,通过离子注入工艺对所述沟槽区域的所述衬底进行非晶化处理。
优选的,在所述步骤S6中,通过等离子表面改性工艺对所述沟槽区域的所述衬底进行非晶化处理。
优选的,所述步骤S7中,提供一等离子体刻蚀设备,所述等离子体刻蚀设备形成一各向同性等离子体对所述非晶化区进行刻蚀。
优选的,所述等离子体刻蚀设备形成所述各向同性等离子体的参数为5~20mt/3~600w/T/Bias0~300V/5~150CF4/5~10s。
优选的,所述步骤S8中,提供一等离子体刻蚀设备,所述等离子体刻蚀设备形成一各向异性等离子体对所述梯形凹槽底部进行刻蚀。
优选的,所述等离子体刻蚀设备形成所述各向异性等离子体的参数为20~50mt/200~500w/200~600v/2~10O2/150~350HBr/150~300He/30~50s。
优选的,所述衬底材质为SiGe。
优选的,所述步骤S8中,所述各向异性刻蚀工艺的纵向刻蚀速率大于横向刻蚀速率。
优选的,通过调整所述步骤S7中,所述各向同性刻蚀工艺的刻蚀速率,和/或
调整所述步骤S8中,所述各向异性刻蚀工艺各方向的刻蚀速率,调整所述西格玛凹槽的形貌。
上述技术方案具有如下优点或有益效果:对凹槽区域的衬底进行非晶化处理以形成非晶化区,并通过各向同性刻蚀工艺以及各向异性刻蚀工艺对非晶化区进行刻蚀以最终形成西格玛凹槽,不仅制备流程简单而且可保持西格玛凹槽的形状的一致性。
附图说明
参考所附附图,以更加充分的描述本发明的实施例。然而,所附附图仅用于说明和阐述,并不构成对本发明范围的限制。
图1为本发明一种制备西格玛凹槽的方法的实施例的流程图;
图2为本发明一种制备西格玛凹槽的方法的实施例中暴露凹槽区域的衬底的结构示意图;
图3为本发明一种制备西格玛凹槽的方法的实施例中,对凹槽区域的衬底进行非晶化处理的结构示意图;
图4为本发明一种制备西格玛凹槽的方法的实施例中,在凹槽区域的衬底上形成非晶化区的结构示意图;
图5为本发明一种制备西格玛凹槽的方法的实施例中,在非晶化区形成梯形凹槽示意图;
图6为本发明一种制备西格玛凹槽的方法的实施例中,在梯形凹槽底部形成倒梯形凹槽的结构示意图。
附图标记表示:
1、衬底;2、多晶硅层;3、硬掩膜层;4、光阻层;5、非晶化区;6、梯形凹槽;7、倒梯形凹槽;8、凹槽区域;9、开窗。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明,但不作为本发明的限定。
本发明的技术方案中包括一种制备西格玛凹槽的方法。
如图1所示,一种制备西格玛凹槽的方法的实施例,其中,提供一衬底,衬底上定义有源区,还包括以下步骤:
步骤S1、于衬底的有源区上沉积形成一多晶硅层;
步骤S2、于多晶硅层上形成一硬掩膜层;
步骤S3、形成一光阻层,使光阻层覆盖硬掩膜层,以及衬底的上表面;
步骤S4、于光阻层上对应需要形成西格玛凹槽的凹槽区域开窗;
步骤S5、以光阻层为掩膜刻蚀硬掩膜层以及多晶硅层,以使凹槽区域的衬底暴露;
步骤S6、以硬掩膜层以及光刻胶为阻挡层对凹槽区域暴露的衬底进行非晶化处理以形成非晶化区;
步骤S7、通过一各向同性刻蚀工艺于非晶化区刻蚀形成一梯形凹槽;
步骤S8、通过一各向异性刻蚀工艺对梯形凹槽继续刻蚀以于梯形凹槽底部形成一倒梯形凹槽。
针对现有技术中,在刻蚀形成西格玛凹槽时,在工艺难以保持一致性,造成影响或许工艺的缺陷。
本发明中,通过以硬掩膜层以及光刻胶为阻挡层对凹槽区域暴露的衬底进行非晶化处理以形成非晶化区,在形成非晶化区后,通过一各向同性刻蚀工艺在非晶化区刻蚀形成一梯形凹槽,再梯形凹槽的基础上通过一各向异性刻蚀工艺对梯形凹槽的底部继续刻蚀以于一倒梯形凹槽,最终梯形凹槽与倒梯形凹槽为西格玛凹槽。
需要说明的是,光阻层可为光刻胶,在光阻层上形成开窗的方法为本领域技术人员熟知的技术,此处不再赘述
在一种较优的实施方式中,在步骤S6中,通过离子注入工艺对沟槽区域的衬底进行非晶化处理。
上述技术方案中,离子注入工艺是指将加速到一定高能量的离子束注入沟槽区域的衬底内,以改变沟槽区域的衬底物理和化学性质的工艺。
在一种较优的实施方式中,在步骤S6中,通过等离子表面改性工艺对沟槽区域的衬底进行非晶化处理。
上述技术方案中,等离子表面改性工艺是利用各种表面涂镀层及表面改性技术,赋予基体材料本身所不具备的特殊的力学、物理或化学性能。
在一种较优的实施方式中,步骤S7中,提供一等离子体刻蚀设备,等离子体刻蚀设备形成一各向同性等离子体对非晶化区进行刻蚀。
在一种较优的实施方式中,等离子体刻蚀设备形成各向同性等离子体的参数为5~20mt(公吨,压力单位)/3~600w(功率,单位瓦特)/T/Bias0~300V(偏压,单位伏特)/5~150CF4(气体及流量)/5~10s(秒,时间单位)。
在一种较优的实施方式中,步骤S8中,提供一等离子体刻蚀设备,等离子体刻蚀设备形成一各向异性等离子体对梯形凹槽底部进行刻蚀。
优选的,等离子体刻蚀设备形成各向异性等离子体的参数为20~50mt(公吨,压力单位)/200~500w(功率,单位瓦特)/200~600v(偏压,单位伏特)/2~10O2/150~350HBr(气体及流量)/150~300He(气体及流量)/30~50s(秒,时间单位)。
在一种较优的实施方式中,衬底材质为SiGe。
在一种较优的实施方式中,步骤S8中,各向异性刻蚀工艺的纵向刻蚀速率大于横向刻蚀速率。
在一种较优的实施方式中,通过调整步骤S7中,各向同性刻蚀工艺的刻蚀速率。
在一种较优的实施方式中,调整步骤S8中,各向异性刻蚀工艺各方向的刻蚀速率,调整西格玛凹槽的形貌。
以下以一种具体的实施方式进行说明,参照图2至图6;
首先在衬底12的有源区上沉积形成一多晶硅层,然后在多晶硅层2上形成一硬掩膜层3;接着形成一光阻层4并覆盖硬掩膜层3以及衬底1的上表面;于光阻层4上对应需要形成西格玛凹槽的凹槽区域8的开窗9;
如图2所示,以光阻层4为掩膜刻蚀硬掩膜层3以及多晶硅层2,以使凹槽区域8的衬底1暴露;
如图3所示,以硬掩膜层3以及光刻胶为阻挡层对凹槽区域暴露的衬底1进行非晶化处理以形成非晶化区5;
如图4所示,以硬掩膜层3以及光刻胶为阻挡层对凹槽区域暴露的衬底1进行非晶化处理以形成非晶化区5;
如图5所示,通过一各向同性刻蚀工艺于非晶化区5刻蚀形成一梯形凹槽6;
如图6所示,通过一各向异性刻蚀工艺对梯形凹槽6继续刻蚀以于梯形凹槽6底部形成一倒梯形凹槽7,梯形凹槽6与倒梯形凹槽7以最终形成西格玛凹槽形状。
以上所述仅为本发明较佳的实施例,并非因此限制本发明的实施方式及保护范围,对于本领域技术人员而言,应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案,均应当包含在本发明的保护范围内。

Claims (10)

1.一种制备西格玛凹槽的方法,其特征在于,提供一衬底,所述衬底上定义有源区,还包括以下步骤:
步骤S1、于所述衬底的有源区上沉积形成一多晶硅层;
步骤S2、于所述多晶硅层上形成一硬掩膜层;
步骤S3、形成一光阻层,使所述光阻层覆盖所述硬掩膜层,以及所述衬底的上表面;
步骤S4、于所述光阻层上对应需要形成西格玛凹槽的凹槽区域开窗;
步骤S5、以所述光阻层为掩膜刻蚀所述硬掩膜层以及所述多晶硅层,以使所述凹槽区域的所述衬底暴露;
步骤S6、以所述硬掩膜层以及所述光刻胶为阻挡层对所述凹槽区域暴露的所述衬底进行非晶化处理以形成非晶化区;
步骤S7、通过一各向同性刻蚀工艺于所述非晶化区刻蚀形成一梯形凹槽;
步骤S8、通过一各向异性刻蚀工艺对所述梯形凹槽继续刻蚀以于所述梯形凹槽底部形成一倒梯形凹槽。
2.根据权利要求1所述的制备西格玛凹槽的方法,其特征在于,在所述步骤S6中,通过离子注入工艺对所述沟槽区域的所述衬底进行非晶化处理。
3.根据权利要求1所述的制备西格玛凹槽的方法,其特征在于,在所述步骤S6中,通过等离子轰击工艺对所述沟槽区域的所述衬底进行非晶化处理。
4.根据权利要求1所述的制备西格玛凹槽的方法,其特征在于,所述步骤S7中,提供一等离子体刻蚀设备,所述等离子体刻蚀设备形成一各向同性等离子体对所述非晶化区进行刻蚀。
5.根据权利要求4所述的制备西格玛凹槽的方法,其特征在于,所述等离子体刻蚀设备形成所述各向同性等离子体的参数为5~20mt/3~600w/T/Bias0~300V/5~150CF4/5~10s。
6.根据权利要求1所述的制备西格玛凹槽的方法,其特征在于,所述步骤S8中,提供一等离子体刻蚀设备,所述等离子体刻蚀设备形成一各向异性等离子体对所述梯形凹槽底部进行刻蚀。
7.根据权利要求6所述的制备西格玛凹槽的方法,其特征在于,所述等离子体刻蚀设备形成所述各向异性等离子体的参数为20~50mt/200~500w/200~600v/2~10O2/150~350HBr/150~300He/30~50s。
8.根据权利要求1所述的制备西格玛凹槽的方法,其特征在于,所述衬底材质为SiGe。
9.根据权利要求1所述的制备西格玛凹槽的方法,其特征在于,所述步骤S8中,所述各向异性刻蚀工艺的纵向刻蚀速率大于横向刻蚀速率。
10.根据权利要求1所述的制备西格玛凹槽的方法,其特征在于,通过调整所述步骤S7中,所述各向同性刻蚀工艺的刻蚀速率,和/或
调整所述步骤S8中,所述各向异性刻蚀工艺各方向的刻蚀速率,调整所述西格玛凹槽的形貌。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110137081A (zh) * 2019-05-20 2019-08-16 上海华虹宏力半导体制造有限公司 硅沟槽的制造方法和超结结构的制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102810482A (zh) * 2011-06-02 2012-12-05 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
CN103247524A (zh) * 2013-04-28 2013-08-14 上海华力微电子有限公司 ∑形凹槽的制作方法
CN103280407A (zh) * 2013-06-03 2013-09-04 上海华力微电子有限公司 ∑形凹槽的制作方法
CN103367399A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 晶体管及晶体管的形成方法
CN103545212A (zh) * 2012-07-16 2014-01-29 中国科学院微电子研究所 半导体器件制造方法
CN104637879A (zh) * 2013-11-06 2015-05-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102810482A (zh) * 2011-06-02 2012-12-05 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
CN103367399A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 晶体管及晶体管的形成方法
CN103545212A (zh) * 2012-07-16 2014-01-29 中国科学院微电子研究所 半导体器件制造方法
CN103247524A (zh) * 2013-04-28 2013-08-14 上海华力微电子有限公司 ∑形凹槽的制作方法
CN103280407A (zh) * 2013-06-03 2013-09-04 上海华力微电子有限公司 ∑形凹槽的制作方法
CN104637879A (zh) * 2013-11-06 2015-05-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110137081A (zh) * 2019-05-20 2019-08-16 上海华虹宏力半导体制造有限公司 硅沟槽的制造方法和超结结构的制造方法

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