CN107819034B - 晶体管及其制造方法 - Google Patents
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Abstract
本发明公开了一种晶体管及其制造方法，该制造晶体管的方法包含：形成包含第一导电层、第一绝缘层、第二导电层以及第二绝缘层的堆叠结构于基材上；对第一绝缘层、第二导电层以及第二绝缘层进行图案化，以形成贯穿第一绝缘层、第二导电层以及第二绝缘层的至少一个开口；形成半导体层于第二绝缘层上方，且填充开口；移除半导体层位于第二绝缘层上方的部分，其中半导体层残留在开口内的部分形成至少一个半导体通道；以及形成第三导电层于半导体通道上方。本发明制造的晶体管具有更高的载子迁移率。
Description
技术领域
本发明涉及一种晶体管及制造晶体管的方法。
背景技术
晶体管是一种固态半导体元件，可以用于放大、开关、稳压、信号调变和许多其它功能。晶体管中半导体的载子迁移率是影响晶体管性能的重要因子，因此现代的半导体研究者致力于获得更高的载子迁移率。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本本发明的一方面是提供一种晶体管，能够具有更高的载子迁移率。此晶体管包含第一电极、第一绝缘层、第二电极、第二绝缘层、半导体通道层以及第三电极。第一绝缘层位于第一电极上方。第二电极位于第一绝缘层上方。第二绝缘层位于第二电极上方。半导体通道层由第一电极向上延伸贯穿第一绝缘层、第二电极和第二绝缘层。第三电极位于第二绝缘层上方，且接触各半导体通道层的顶面。
根据本发明的某些实施方式，半导体通道层的一个侧壁接触第一绝缘层、第二电极以及第二绝缘层，其中半导体通道层具有米勒指数(010)的晶面。
根据本发明的某些实施方式，第三电极包含电洞注入层以及位于电洞注入层上的金属层，其中电洞注入层接触半导体通道层的顶面。
根据本发明的某些实施方式，第二绝缘层包含聚合物绝缘层以及硬遮罩层，聚合物绝缘层接触第二电极，且硬遮罩层位于聚合物绝缘层上。
根据本发明的某些实施方式，各半导体通道层的高度实质上等于第一绝缘层、第二电极以及第二绝缘层的厚度总和。
本发明的另一方面是提供一种制造性能更好的晶体管的方法。此方法包含以下操作：形成包含第一导电层、第一绝缘层、第二导电层以及第二绝缘层的堆叠结构于基材上，其中第一导电层、第一绝缘层、第二导电层及第二绝缘层由下而上依序堆叠在基材上；对第一绝缘层、第二导电层以及第二绝缘层进行图案化，以形成贯穿第一绝缘层、第二导电层以及第二绝缘层的至少一个开口；形成半导体层于第二绝缘层上方，且填充开口；移除半导体层位于第二绝缘层上方的部分，其中半导体层残留在开口内的部分形成至少一个半导体通道；以及形成第三导电层于半导体通道上方。
根据本发明的某些实施方式，形成第三导电层于半导体通道上方的步骤包含：形成电洞注入层于半导体通道上；以及形成金属层于电洞注入层上。
根据本发明的某些实施方式，对第一绝缘层、第二导电层以及第二绝缘层进行图案化包含以下步骤：配置多个颗粒于第二绝缘层上；沉积遮罩层覆盖此等颗粒和第二绝缘层；移除此等颗粒以及位于此等颗粒上的遮罩层的部分，而在第二绝缘层上形成图案化遮罩层，其中图案化遮罩层具有多个孔隙暴露出第二绝缘层的一部分：以及利用图案化遮罩层中的此等孔隙，依序蚀刻第二绝缘层、第二导电层以及第一绝缘层，以形成贯穿第一绝缘层、第二导电层以及第二绝缘层的开口。
根据本发明的某些实施方式，其中依序蚀刻第二绝缘层、第二导电层以及第一绝缘层的步骤包含：使用干式蚀刻工艺蚀刻第二绝缘层；使用湿式蚀刻工艺蚀刻第二导电层：以及使用干式蚀刻工艺蚀刻第一绝缘层。
根据本发明的某些实施方式，其中半导体层包含高分子半导体，且半导体层填充开口内的部分具有米勒指数(010)的晶面，半导体层位于第二绝缘层上方的部分具有米勒指数(100)的晶面。
本发明提供的晶体管制造方法，能够制造具有更高的载子迁移率的晶体管。
附图说明
图1绘示本发明各种实施方式的制造晶体管的方法1的流程图。
图2-13绘示方法1中某些实施方式的不同工艺阶段的剖面示意图。
图14-15绘示本发明某些实施方式的半导体层的X-光绕射图谱(XRD)。
具体实施方式
为了使本发明揭示内容的叙述更加详尽与完备，下文针对了本发明的实施状况与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所公开的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其它的实施例，而无须进一步的记载或说明。
以下将详细叙述特定细节以使读者充分理解各实施例，然非用以限定本发明的实施方式。为简化附图，熟知的结构与装置仅示意性地绘示于图中。
本文中的空间相对用语，如“下方”、“之下”、“上方”、“之上”等，是为了便于叙述元件或特征之间的相对关系，如图中所绘示。这些空间上的相对用语的真实意义包含其它的方位。例如，当图示上下翻转180度时，一个元件与另一个元件之间的关系，可能从“下方”、“之下”变成“上方”、“之上”。此外，本文中所使用的空间上的相对叙述也应作同样的解释。
图1绘示本发明各种实施方式的制造晶体管的方法1的流程图。方法1包含操作11、操作12、操作13、操作14及操作15。第2-13图绘示方法1中某些实施方式的不同工艺阶段的剖面示意图。
在操作11中，形成包含第一导电层、第一绝缘层、第二导电层及第二绝缘层的堆叠结构于基材上方。图2-4绘示本发明某些实施方式的执行操作11的不同阶段的剖面示意图。请参照图2，在某些实施例中，在基材100上形成第一导电层110。基材100可例如为玻璃基材、硅基材、不锈钢基材、或类似的基材。第一导电层110可包含诸如氧化铟锡、氧化铟锌等透明导电氧化物、或其它具有适当导电度的金属、或类似的材料。第一导电层110的厚度可依需求设置，例如可为约数十纳米至约数十微米的范围。在另一实施例中，可接收或购得已经镀有第一导电层(例如氧化铟锡)的基材(例如，玻璃基板)。然后，如图2所示，在第一导电层110上形成第一绝缘层120。第一绝缘层120可包含诸如聚乙烯基吡咯烷酮(PVP)、聚酰亚胺(polyimide)、或其它有机绝缘材料，或者第一绝缘层120可包含诸如氧化硅或氮化硅等氧化物绝缘层、或其它的绝缘材料。第一绝缘层120的厚度可依需求设置，例如可为约数十纳米至约数十微米的范围。
请参照图3，在第一绝缘层120上形成第二导电层130。在某些实施例中，第二导电层130可包含铝、钕、镍、铜及/或银等金属材料。第二导电层130的厚度可依需求设置，例如可为约数十纳米至约数十微米的范围。之后，如图4所示，在第二导电层130上形成第二绝缘层140。第二绝缘层140可包含诸如聚乙烯基吡咯烷酮(PVP)、聚酰亚胺(polyimide)、或其它有机绝缘材料，或者第二绝缘层140可包含诸如氧化硅或氮化硅等氧化物绝缘层、或其它类似的材料。在某些实施例中，第二绝缘层140与第一绝缘层120为相同的材料。例如，第二绝缘层140与第一绝缘层120为聚乙烯基吡咯烷酮(PVP)所制成。第二绝缘层140的厚度可依需求设置，例如可为约数十纳米至约数十微米的范围。在形成第二绝缘层140之后，便在基材100上形成包含第一导电层110、第一绝缘层120、第二导电层130以及第二绝缘层140的堆叠结构102。如图4所示，第一导电层110、第一绝缘层120、第二导电层130及第二绝缘层140由下而上依序堆叠在基材100上。在某些实施方式中，绝缘层120、140各自的厚度大于导电层110、130各自的厚度。
参考图1，在操作12中，对第一绝缘层、第二导电层以及第二绝缘层进行图案化工艺，以形成贯穿第一绝缘层、第二导电层以及第二绝缘层的多个开口。图5-10绘示本发明某些实施方式的执行操作12的不同阶段的剖面示意图。请参照图5，在某些实施方式中，配置多个颗粒144于第二绝缘层140上。颗粒144可例如为聚苯乙烯或其它高分子材料所制成的颗粒，在多个实施例中，颗粒144的外观形状大致上是球形。颗粒144的粒径可例如为约数十纳米至约数十微米，例如为约50-1000纳米。接着，如图6所示，沉积一层遮罩层146覆盖这些颗粒144以及第二绝缘层140的上表面。遮罩层146的材料可例如为氧化硅、氮化硅或类似的材料。遮罩层146的厚度并无特殊限制，例如为约数十纳米至约数十微米的范围。然后，如图7所示，移除颗粒144以及位于颗粒144上的遮罩层146的部分，而在第二绝缘层140上形成图案化遮罩层146p。移除颗粒144的方式并无特别限制，例如可使用具有黏着力的胶带来移除颗粒144及位于颗粒144上的遮罩层146的部分。所形成的图案化遮罩层146p具有多个孔隙147，这些孔隙147暴露出第二绝缘层140的上表面的一部分，孔隙147的大小、密度及位置大致上是由颗粒144的大小、密度及位置所决定。然后，如图8所示，利用图案化遮罩层146p中的这些孔隙147，蚀刻第二绝缘层140，并暴露出其下的第二导电层130。蚀刻第二绝缘层140的方式可例如干式的电浆蚀刻。之后，如图9所示，蚀刻第二导电层130，并暴露出其下的第一绝缘层120。蚀刻第二导电层130的方式可例如湿式蚀刻。然后，如图10所示，蚀刻第一绝缘层120，并暴露出其下的第一导电层110。因此，形成贯穿第一绝缘层120、第二导电层130以及第二绝缘层140的这些开口142。在形成开口142之后，图案化遮罩层146p可以留在第二绝缘层140上或者图案化遮罩层146p可以被移除。上述图5-10绘示的实施方式仅为例示，其它半导体工艺中公知的图案化方法均可应用在本发明的实施方式中。虽然本文多处以多个开口142为例说明，但是单一的开口142也属本发明实施方式的范围，例如可以使用公知的微影蚀刻等半导体工艺形成一个开口142。
参考图1，在操作13中，形成半导体层于第二绝缘层上方，且填充此等开口。请参照图11，形成半导体层150填充开口142，并覆盖在第二绝缘层140之上。详细的说，半导体层150的一部分150a填充在开口142内，半导体层150的另一部分150b位于第二绝缘层140或图案化遮罩层146p上。根据本发明的各种实施方式，半导体层150填充在孔洞(例如开口142)内的部分150a的结晶型态与半导体层150位于孔洞(例如开口142)外的部分150b的结晶型态不同。本发明无意受限于任何理论，但是我们相信孔隙内的半导体层150受限于孔隙的维度及空间，造成孔隙内的半导体层150的排列取向不同于孔隙外的半导体层150排列取向。详细的说，纳米孔洞的周围被侧壁围绕，侧壁与孔洞内的半导体材料分子的交互作用能够引导分子排列，造成孔洞内的半导体材料的分子的良好排列的比例较高，因此具有较高的等效载子迁移率。在各种实施方式中，半导体层150填充在开口142的部分150a的电子迁移率大于半导体层150在开口142外的部分150b的电子迁移率。举例而言，半导体层150填充在孔隙(例如开口142)的部分150a为“面上”(face-on)排列取向，半导体层150在孔隙外的部分150b为“边上”(edge-on)排列取向。在一些实施例中，填充在开口142内的半导体层150的部分150a具有米勒指数(010)的晶面，而位于第二绝缘层140上方的半导体层150的部分150b具有米勒指数(100)的晶面。在某些实施方式中，半导体层150包含有机半导体材料或高分子半导体材料，且此有机半导体材料或高分子半导体材料可形成排列有序的分子晶体。在一实施例中，半导体层150包含聚噻吩(Poly(3-hexylthiophene-2,5-diyl))或其它的有机半导体材料。当半导体层150包含聚噻吩时，聚噻吩的数量平均分子量可例如为约50000至约80000。
参考第1图，在操作14中，移除半导体层位于第二绝缘层上方的部分，其中半导体层残留在开口内的部分形成多个彼此分离的半导体通道。请参照图12，半导体层150位于第二绝缘层140上方的部分150b被移除，而半导体层150残留在开口142内的部分150a形成多个彼此分离的半导体通道152。半导体通道152的下表面接触第一导电层110，且半导体通道152的侧壁接触第二导电层130。在某些实施方式中，移除半导体层150的部分150b的方法可例如为反应性离子蚀刻(RIE)或其它适合的蚀刻方式。半导体通道152是由半导体层150残留在开口142内的部分150a所构成，此部分具有较高的载子迁移率，而载子迁移率较低的半导体层150的部分150b已被移除，因此半导体通道152具有较高的载子迁移率。虽然本文多处以多个半导体通道为例说明，但是本发明不限于多个半导体通道，单一个半导体通道也属本发明实施方式的范筹。
图14为图11绘示结构的半导体层150的X-光绕射图谱(XRD)，图15为图12绘示结构的半导体层150的部分150a的X-光绕射图谱(XRD)。在图14中可以发现半导体层150具有(100)晶面的峰值以及(010)晶面的峰值。在此实施方式中，(100)峰值为“边上”(edge-on)排列取向所产生的X光-绕射。(010)峰值为“面上”(face-on)排列取向所产生的X光-绕射。在图15中，可以发现(100)晶面的峰值变得非常微弱，而(010)晶面的峰值相对较为明显。比较图14及图15可知，半导体层150的部分150a为(010)晶面，而半导体层150的部分150b为(100)晶面。
在操作15中，形成第三导电层于半导体通道上方。请参照图13，在半导体通道152上方形成第三导电层160。在某些实施例中，第三导电层160可包含铝、钕、镍、铜、及/或银等金属材料。第二导电层130的厚度可依需求设置，例如可为约数十纳米至约数十微米的范围。在某些实施方式中，形成第三导电层160的操作包含形成电洞注入层162于半导体通道152上，然后在电洞注入层162上形成金属层164。在某些实施方式中，金属层164可包含例如铝、钕、镍、铜、及/或银等金属。在完成操作15后，便制得晶体管200。在各种实施方式中，第二导电层130作为晶体管200的基极(base)，第一导电层110作为晶体管200的集电极(collector)，第三导电层160作为晶体管200的发射极(emitter)。
因此，本发明的另一方面是提供一种晶体管，图13也绘示根据本发各种实施方式的晶体管200的剖面示意图。晶体管200包含第一电极210、第一绝缘层220、第二电极230、第二绝缘层240、至少一半导体通道层250以及第三电极260。
第一电极210配置在基材100上，第一电极210可例如为金属、或诸如氧化铟锡等透明导电材料所制成。在某些实施方式中，第一电极210为晶体管200的集极。在另外某些实施方式中，第一电极210为晶体管200的发射极。第一电极210的厚度可依需求设置，例如可为约数十纳米至约数十微米的范围。
第一绝缘层220位于第一电极210上方。第一绝缘层220可例如为有机绝缘材料或无机绝缘材料所制成。有机绝缘材料的例示包含聚乙烯基吡咯烷酮(PVP)、聚酰亚胺(polyimide)或类似的材料。无机绝缘材料的例示包含氧化硅、氮化硅或类似的材料。第一绝缘层220的厚度并无特殊限制，例如可为约数十纳米至约数十微米的范围。
第二电极230位于第一绝缘层220上方。第二电极230可包含铝、钕、镍、铜、及/或银等金属材料。第二电极230的厚度可依需求设置，例如可为约数十纳米至约数十微米的范围。
第二绝缘层240位于第二电极230上方。在某些实施方式中，第一绝缘层220、第二电极230和第二绝缘层240具有大致相同的平面图案。在某些实施例中，可以利用同一图案化遮罩层对第一绝缘层220、第二电极230和第二绝缘层240进行图案化，而形成一个或多个开口贯穿第一绝缘层220、第二电极230和第二绝缘层240。第二绝缘层240可以为单层或多层结构。在一实施例中，如图13所示，第二绝缘层240包含绝缘层244以及硬遮罩层242，绝缘层244接触第二电极230，且硬遮罩层242位于绝缘层244上。在此实施例中，是使用硬遮罩层242作为图案化遮罩层对其下方的层进行蚀刻，硬遮罩层242可为诸如氧化硅或氮化硅等绝缘材料所制成，因此硬遮罩层242与绝缘层244一起形成第二绝缘层240。在其它实施例中，第二绝缘层240包含绝缘层244，但不包含硬遮罩层242。在某些实施方式中，绝缘层244可为聚合物绝缘层，其包含例如聚乙烯基吡咯烷酮(PVP)、聚酰亚胺(polyimide)或类似的材料。在另外某些实施方式中，绝缘层244可为无机绝缘层，其包含例如氧化硅、氮化硅或类似的材料。绝缘层244的厚度可依需求设置，例如可为约数十纳米至约数十微米的范围。
一个或多个半导体通道层250由第一电极210向上延伸贯穿第一绝缘层220、第二电极230和第二绝缘层240。在各种实施方式中，半导体通道层250的侧壁250s接触第一绝缘层220、第二电极230以及第二绝缘层240。在某些实施方式中，半导体通道层250为有机半导体材料所制成，例如聚噻吩(Poly(3-hexylthiophene-2,5-diyl))或其它的有机半导体材料。在多个实施例中，半导体通道层250为“面上”(face-on)排列取向。在多个实施例中，半导体通道层250具有米勒指数(010)的晶面。
第三电极260位于第二绝缘层240上方，且接触半导体通道层250的顶面。在某些实施方式中，第三电极260包含电洞注入层162以及位于电洞注入层262上的金属层164。电洞注入层262接触半导体通道层250的顶面。在某些实施方式中，电洞注入层262可例如为三氧化钼(MoO3)或类似的电洞注入材料，金属层164可包含铝、钕、镍、铜、及/或银等金属材料。
在某些实施方式中，半导体通道层250的高度d1实质上等于第一绝缘层220、第二电极230以及第二绝缘层240的总厚度T。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何所属领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作各种的改动与润饰，因此本发明的保护范围当视权利要求所界定的为准。
Claims (10)
1.一种晶体管，其特征在于，包含：
第一电极；
第一绝缘层，位于所述第一电极上方；
第二电极，位于所述第一绝缘层上方；
第二绝缘层，位于所述第二电极上方；
高分子半导体通道层，由所述第一电极向上延伸贯穿所述第一绝缘层、所述第二电极和所述第二绝缘层，其中所述高分子半导体通道层具有面上排列取向；以及
第三电极，位于所述第二绝缘层上方，且接触所述高分子半导体通道层的顶面。
2.如权利要求1所述的晶体管，其特征在于，所述高分子半导体通道层的一个侧壁接触所述第一绝缘层、所述第二电极以及所述第二绝缘层，其中所述高分子半导体通道层具有米勒指数(010)的晶面。
3.如权利要求1所述的晶体管，其特征在于，所述第三电极包含电洞注入层以及位于所述电洞注入层上的金属层，其中所述电洞注入层接触所述高分子半导体通道层的所述顶面。
4.如权利要求1所述的晶体管，其特征在于，所述第二绝缘层包含聚合物绝缘层以及硬遮罩层，所述聚合物绝缘层接触所述第二电极，且所述硬遮罩层位于所述聚合物绝缘层上。
5.如权利要求1所述的晶体管，其特征在于，所述高分子半导体通道层的高度实质上等于所述第一绝缘层、所述第二电极以及所述第二绝缘层的厚度总和。
6.一种制造晶体管的方法，其特征在于，包含：
依序堆叠形成第一导电层、第一绝缘层、第二导电层以及第二绝缘层于基材上；
图案化所述第一绝缘层、所述第二导电层以及所述第二绝缘层，以形成贯穿所述第一绝缘层、所述第二导电层以及所述第二绝缘层的开口；
形成高分子半导体层于所述第二绝缘层上方，且填充所述开口，其中所述高分子半导体层包含填充所述开口的第一部分以及位在所述第二绝缘层上方的第二部分，且所述第一部分具有面上排列取向，所述第二部分具有边上排列取向；
移除所述高分子半导体层的所述第二部分，其中所述高分子半导体层残留在所述开口内的所述第一部分形成半导体通道；以及
形成第三导电层于所述半导体通道上方。
7.如权利要求6所述的制造晶体管的方法，其特征在于，形成所述第三导电层于所述半导体通道上方的步骤包含：
形成电洞注入层于所述半导体通道上；以及
形成金属层于所述电洞注入层上。
8.如权利要求6所述的制造晶体管的方法，其特征在于，图案化所述第一绝缘层、所述第二导电层以及所述第二绝缘层的步骤包含：
配置多个颗粒于所述第二绝缘层上；
沉积遮罩层覆盖所述多个颗粒和所述第二绝缘层；
移除所述多个颗粒以及位于所述多个颗粒上的所述遮罩层的部分，而在所述第二绝缘层上形成图案化遮罩层，其中所述图案化遮罩层具有多个孔隙暴露出所述第二绝缘层的一部分：以及
利用所述图案化遮罩层中的所述多个孔隙，依序蚀刻所述第二绝缘层、所述第二导电层以及所述第一绝缘层，以形成贯穿所述第一绝缘层、所述第二导电层以及所述第二绝缘层的所述开口。
9.如权利要求8所述的制造晶体管的方法，其特征在于，依序蚀刻所述第二绝缘层、所述第二导电层以及所述第一绝缘层的步骤包含：
使用干式蚀刻工艺蚀刻所述第二绝缘层；
使用湿式蚀刻工艺蚀刻所述第二导电层：以及
使用干式蚀刻工艺蚀刻所述第一绝缘层。
10.如权利要求6所述的制造晶体管的方法，其特征在于，所述第一部分具有米勒指数(010)的晶面，所述第二部分具有米勒指数(100)的晶面。
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