CN107808866A - 半导体装置封装 - Google Patents

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Abstract

一种半导体装置封装包含铜引线框、氧化铜化合物层和包封物。所述氧化铜化合物层与所述铜引线框的表面接触。所述氧化铜化合物层包含铜(II)氧化物，且所述氧化铜化合物层的厚度介于约50纳米至约100纳米的范围内。所述包封物与所述氧化铜化合物层的表面接触。

Description

半导体装置封装
相关申请案的交叉引用
本申请案主张2016年9月9日申请的美国临时申请案第62/385,791号的权益和优先权，所述申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种包含引线框和包封物的半导体装置封装，并涉及在所述引线框与所述包封物之间提供粘附。
背景技术
铜引线框(例如包含至少一些铜的引线框)是一些半导体装置封装中的组件。然而，一些对比性半导体装置封装可能因铜引线框与包封物之间的不佳粘附强度而遭受脱层问题。
发明内容
在一些实施例中，半导体装置封装包含铜引线框、氧化铜化合物层和包封物。所述氧化铜化合物层与所述铜引线框的表面接触。所述氧化铜化合物层包含铜(II)(Cu(II))氧化物，且所述氧化铜化合物层的厚度介于约50纳米至约100纳米的范围内。所述包封物与所述氧化铜化合物层的表面接触。
在一些实施例中，半导体装置封装包含铜引线框、氧化铜化合物层和包封物。所述氧化铜化合物层安置在所述铜引线框的表面上，其中所述氧化铜化合物层包含Cu(II)氧化物和铜(I)(Cu(I))氧化物，且所述氧化铜化合物层的Cu(II)与Cu(I)的比率等于或大于1。所述包封物与所述氧化铜化合物层的表面接触。
在一些实施例中，半导体装置封装包含铜引线框、氧化铜化合物层和包封物。所述氧化铜化合物层安置在所述铜引线框上。所述包封物与所述氧化铜化合物层的表面接触，其中在室温下测量的所述氧化铜化合物层与所述包封物之间的接触界面处的剪切力大体上等于或大于6千克。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本公开的一些实施例。应注意，各种结构可能未按比例绘制，且出于论述的清楚起见，各种结构的尺寸可任意增大或减小。
图1是根据本公开的一方面的半导体装置封装的一些实施例的横截面图。
图2是说明根据本公开的另一方面的在氧化铜化合物层与包封物之间的黏结的一些实施例的示意图。
图3是说明根据本公开的另一方面的制造半导体装置封装的方法的一些实施例的流程图。
图4示出根据本公开的另一方面的剪切力与脱层率的实验结果。
图5示出根据本公开的另一方面的室温下的剪切力的实验结果。
图6示出根据本公开的另一方面的高温下的剪切力的实验结果。
图7是说明根据本公开的另一方面的制造半导体装置封装的方法的一些实施例的流程图。
图8示出根据本公开的另一方面的室温下的剪切力的实验结果。
图9是说明根据本公开的另一方面的制造半导体装置封装的方法的一些实施例的流程图。
图10是说明根据本公开的另一方面的制造半导体装置封装的方法的一些实施例的示意图。
图11示出根据本公开的另一方面的室温下的剪切力的实验结果。
图12示出根据本公开的另一方面的室温下的剪切力的实验结果。
图13示出根据本公开的另一方面的高温下的剪切力的实验结果。
具体实施方式
以下公开内容提供用于实施所提供的主题的不同特征的不同实施例或实例。下文描述组件和布置的特定实例来阐释本公开的某些方面。当然，这些组件以及布置仅为实例且并不意欲进行限制。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可不直接接触的实施例。此外，本公开可在各种实例中重复参考数字和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
除非另外规定，否则例如“上方”、“下方”、“向上”、“左边”、“右边”、“向下”、“顶部”、“底部”、“垂直”、“水平”、“侧”、“较高”、“下部”、“上部”、“上面”、“下面”等空间描述相对于图中所展示的定向加以指示。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点是不因此布置而有偏差。
在以下描述中，剪切力的描述可指代以千克为单位的剪切力的量值。这是指一个具有量值等于在地球表面(例如在海平面处)，地球对特定千克数所施加的重力的量值的力。
以下描述包含一些半导体装置封装和其制造方法的描述。在本公开的一些实施例中，半导体装置封装包含含Cu(II)氧化物(CuO)和Cu(I)氧化物(Cu2O)的氧化铜化合物层，且Cu(II)氧化物与Cu(I)氧化物的比率等于或大于约1。在一些实施例中，接近包封物与氧化铜化合物层之间的界面的氧化铜化合物层的第一部分的Cu(II)氧化物与Cu(I)氧化物的比率小于相对于第一部分远离所述界面的氧化铜化合物层的第二部分的Cu(II)氧化物与Cu(I)氧化物的比率。如下文所论述，在一些实施方案中，相比于一些对比实施方案，包含Cu(II)氧化物和Cu(I)氧化物的氧化铜化合物层可提供铜引线框对包封物的显著增加的粘附强度。本公开的半导体装置封装可提供例如不大可能脱层和可靠性高的优点。以下描述进一步包含用于制造半导体装置封装的一些方法的描述。所述方法可包含对氧化铜化合物层进行后端(在本文中也被称作“BE”)烘烤处理、后端等离子清洗或其组合。
图1是根据本公开的一方面的半导体装置封装1的一些实施例的横截面图。如图1中示出，半导体装置封装1包含铜引线框10、氧化铜化合物层20和包封物30。在一些实施例中，铜引线框10的材料包含铜、铜合金或其组合。在一些实施例中，氧化铜化合物层20安置在铜引线框10上。在一些实施例中，氧化铜化合物层20安置在铜引线框10上并与其表面10S接触。在一些实施例中，氧化铜化合物层20包含Cu(II)氧化物(例如氧化铜(CuO))。在一些实施例中，氧化铜化合物层20可具有与铜引线框10的表面10S接触的第一表面，和与所述第一表面对置的第二表面20S。在一些实施例中，包封物30与氧化铜化合物层20的表面20S接触。在一些实施例中，包封物30的材料可包含有机材料，例如环氧树脂。在一些实施例中，半导体装置封装1还可包含安置在氧化铜化合物层20与包封物30之间的至少一个半导体芯片40。至少一个半导体芯片40电连接到铜引线框10。在一些实施例中，半导体芯片40经由接线42电连接到铜引线框10，但另外或可替代地实施其它电连接。
在一些实施例中，氧化铜化合物层20可进一步包含Cu(I)氧化物(例如氧化亚铜(Cu2O))。在氧化铜化合物层20中，氧化铜的量可约等于或大于包含在氧化铜化合物层20中的氧化亚铜的量，也就是说，氧化铜化合物层20的Cu(II)与Cu(I)的比率等于或大于约1，例如约1.2或更大，约1.5或更大，约2或更大，或约3或更大。在一些实施例中，Cu(II)与Cu(I)的比率是指呈II或2+氧化态的铜原子的原子百分比相对于呈I或1+氧化态的铜原子的原子百分比的比率。在一些实施例中，远离铜引线框10的表面10S的氧化铜化合物层20的第一部分的Cu(II)与Cu(I)的比率高于接近铜引线框10的表面10S的氧化铜化合物层20的第二部分的Cu(II)与Cu(I)的比率，例如约1.2倍或更大，约1.5倍或更大，约2倍或更大，或约3倍或更大。氧化铜化合物层20的Cu(II)与Cu(I)的比率可沿表面10S到表面20S的方向升高(例如可单调地升高)。
在一些实施例中，氧化铜化合物层20的厚度(例如安置在铜引线框10的表面10S上的氧化铜化合物层20的厚度)介于约10纳米到至约150纳米，或约50纳米至约100纳米范围内。在一些实施例中，在室温下(例如在约25℃下)测量的氧化铜化合物层20与包封物30之间的接触界面处的剪切力大体上等于或大于约6千克。在一些实施例中，氧化铜化合物层20与包封物30之间的剪切力可与氧化铜化合物层20的厚度成比例。举例来说，当氧化铜化合物层20的厚度等于或大于约65纳米时，在室温下测量的氧化铜化合物层20与包封物30之间的接触界面处的剪切力大体上等于或大于约7千克。举例来说，当氧化铜化合物层20的厚度等于或大于约70纳米时，在室温下测量的氧化铜化合物层20与包封物30之间的接触界面处的剪切力大体上等于或大于约11千克。
图2是说明根据本公开的另一方面的在氧化铜化合物层与包封物之间的黏结的一些实施例的示意图。如图2中所描绘，相比于大体上呈完全氧化状态的氧化亚铜(其可能具有一些立体阻碍)，呈半氧化状态的氧化铜可经实施并可暴露于氧。因此，所实施的氧化铜比其原本更具活性，且可与包封物30(也被称作包封物模制化合物EMC)中的例如氢氧化硅(SiOH)的促进剂的氢原子形成更多氢键。在脱水后，氧化铜可有助于增强铜引线框10与包封物30之间的粘附强度。
图3是说明根据本公开的另一方面的制造半导体装置封装的方法的一些实施例的流程图。参考图3，方法100以操作110开始，其中提供铜引线框10和氧化铜化合物层20。在一些实施例中，氧化铜化合物层20可通过暴露在含氧环境中或通过前端(在本文中也被称作“FE”)烘烤处理而形成于铜引线框10上，所述暴露或烘烤处理在布建半导体芯片40和接线42之前执行。在一些实施例中，在暴露于含氧环境或前端烘烤处理之后，氧化铜化合物层20的厚度小于约50纳米，例如为约40纳米或更小，约30纳米或更小，约20纳米或更小，或约10纳米或更小。在一些实施例中，在暴露于含氧环境或前端烘烤处理之后，氧化铜化合物层20的厚度为约10纳米。所述方法继续执行操作120，其中将半导体芯片40安置在氧化铜化合物层20上。在一些实施例中，提供接线42以经由氧化铜化合物层20将半导体芯片40电连接到铜引线框10。在一些实施例中，操作110和120被称作前端处理。所述方法继续执行操作140，其中对氧化铜化合物层20执行等离子清洗(后端等离子清洗)。在BE等离子清洗之后，氧化铜化合物层20的厚度可大体上保持相同或可略微升高，但仍小于约50纳米。所述方法继续执行操作150，其中在氧化铜化合物层20上方形成包封物30。在一些实施例中，操作140和150被称作后端处理。
方法100仅为实例，且并非意图限制本公开超出权利要求中明确叙述的内容。在方法100之前、期间和/或之后可提供额外操作，且所描述的一些操作可经替换、除去或重新排序以用于所述方法的其它实施例。
等离子清洗可被配置成清洗并活化氧化铜化合物层20的表面20S。在一些实施例中，可在等离子清洗期间引入例如氢气(H2)的处理气体和例如氩气(Ar)的其它惰性气体。可以固定或变化的气体流动速率来执行等离子清洗。如下说明等离子清洗的实例处理配方：
等离子处理时间：约10秒至约600秒范围内；
功率：约50瓦至约1200瓦范围内；
气体比率：H2:Ar为约5:95至约100:0范围内；
气体流动速率：约10至约2000标准立方厘米/分钟(sccm)范围内；以及
真空压力：约0.02mbar至约1bar范围内。
在一些实施例中，对存放在槽形滤筒(滤筒的侧面为其打开)中的一批铜引线框架10执行等离子清洗。因此，铜引线框架10的侧面可暴露于等离子，以增强等离子清洗效应。执行等离子清洗(例如)以活化氧化铜化合物层20。在一些实施例中，执行等离子清洗以引起CuO还原和Cu2O氧化，从而利用Cu2O生成更多的CuO。在一些实施例中，表面活化、CuO还原和Cu2O氧化可能涉及以下链式反应。
2CuO+H2→Cu2O+H2O (1)
Cu2O+H2O→2CuO—H (2)
Cu2O+H2→2Cu+H2O (3)
经活化CuO可轻易地与包封物30中的例如氢氧化硅(SiOH)的促进剂的氢原子生成更多氢键。因此，可增强铜引线框10与包封物30之间的粘附强度。
图4示出根据本公开的另一方面的剪切力与脱层率(呈现脱层或可能呈现脱层的产品的百分比)的实验结果，其中样品“a”包含未经受BE等离子清洗的半导体装置封装；样品“b”包含在非槽形滤筒中经受了较长等离子处理时间(600秒)的BE等离子清洗的半导体装置封装；样品“c”包含在槽形滤筒中经受了较长等离子处理时间(600秒)的BE等离子清洗的半导体装置封装；且样品“d”包含在槽形滤筒中经受了较短等离子处理时间(15秒)的BE等离子清洗的半导体装置封装。如图4中示出，实验结果显示，经受了等离子清洗的半导体装置封装(样品b、c和d)的剪切力高于未经受等离子清洗的半导体装置封装(样品a)的剪切力。实验结果还显示，经受了等离子清洗的半导体装置封装(样品b、c和d)的氧化铜化合物层20与包封物30之间的接触界面的脱层率可降低到约1.8％或更低，其低于未经受等离子清洗的半导体装置封装(样品a)的脱层率。如图4中示出，样品具有约85.5％的脱层率。样品b具有约11.8％的脱层率。样品c具有约6.9％的脱层率。样品d具有约1.8％的脱层率。
图5示出根据本公开的另一方面的室温下剪切力的实验结果和对应的全对图克-克拉默尔(Tukey-Kramer)数据，且图6示出根据本公开的另一方面的高温下剪切力的实验结果和对应的全对图克-克拉默尔数据，其中样品a到d包含在200瓦下经受了不同等离子处理时间段的的等离子清洗的半导体装置封装，且样本e到g包含在500瓦下经受了不同等离子处理时间段的等离子清洗的半导体装置封装。如图5和图6中示出，实验结果显示，在较低功率(例如200瓦)下经受了等离子清洗的半导体装置封装的剪切力往往会大于在较高功率(例如500瓦)下经受了等离子清洗的半导体装置封装的剪切力，而无论是在室温还是高温(例如约260℃或更高)下测试。实验结果还显示，经受了较短等离子处理时间的等离子清洗的半导体装置封装的剪切力往往会大于经受了较长等离子处理时间的等离子清洗的半导体装置封装的剪切力，而无论是在室温还是高温(例如约260℃或更大)下测试。
图7是说明根据本公开的另一方面的制造半导体装置封装的方法的一些实施例的流程图。参看图7，方法200以操作110开始，其中提供铜引线框10和氧化铜化合物层20。在一些实施例中，氧化铜化合物层20通过暴露于含氧环境或通过前端烘烤处理而形成于铜引线框10上，所述暴露或烘烤处理在布建半导体芯片40和接线42之前执行。在一些实施例中，在暴露于含氧环境或前端烘烤处理之后，氧化铜化合物层20的厚度小于约50纳米，例如为约40纳米或更小，约30纳米或更小，约20纳米或更小，或约10纳米或更小。在一些实施例中，在暴露于含氧环境或前端烘烤处理之后，氧化铜化合物层20的厚度为约10纳米。所述方法继续执行操作120，其中将半导体芯片40安置在氧化铜化合物层20上。在一些实施例中，提供接线42以经由氧化铜化合物层20将半导体芯片40电连接到铜引线框10。在一些实施例中，操作110和120被称作FE处理。所述方法继续执行操作130，其中对氧化铜化合物层20执行烘烤处理(后端烘烤处理)。在BE烘烤之后，氧化铜化合物层20的厚度可增加到大体上等于或大于50纳米，例如可增加到约50纳米至约100纳米的范围内。所述方法继续执行操作150，其中在氧化铜化合物层20上方形成包封物30。在一些实施例中，操作130和150被称作BE处理。
方法200仅为实例，且并非意图限制本公开。可在方法200之前、期间和/或之后提供额外操作，且所描述的一些操作可经替换、除去或重新排序以用于所述方法的其它实施例。
在一些实施例中，在高温含氧环境中执行烘烤处理，以使得更多的Cu(I)可经热氧化以形成CuO。在一些实施例(例如图1中示出的实施例)中，接近表面20S的氧化铜化合物层20的第一部分的CuO的量高于接近铜引线框10的表面10S的氧化铜化合物层20第二部分的CuO的量。CuO可实现与包封物30中的例如氢氧化硅(SiOH)的促进剂的氢原子产生更多的氢键。因此，可增强铜引线框10与包封物30之间的粘附强度。在一些实施例中，在执行烘烤处理之前，氧化铜化合物层20的厚度可小于约50纳米，且氧化铜化合物层20的厚度均一性可小于所要厚度均一性。举例来说，氧化铜化合物层20的边缘部分可薄于中心部分。BE烘烤处理可增加氧化铜化合物层20的厚度。举例来说，在执行BE烘烤处理之后，氧化铜化合物层20的厚度可在约50纳米至约100纳米的范围内。此外，随着氧化铜化合物层20的厚度增加，氧化铜化合物层20的厚度均一性可得以改进。在一些实施例中，在烘烤处理之后，接近表面20S的氧化铜化合物层20的第一部分的CuO与Cu2O的比率高于接近表面10S的氧化铜化合物层20的第二部分的CuO与Cu2O的比率。在一些实施例中，在进行BE烘烤处理之后，在氧化铜化合物层20的中心部分和边缘部分两个中，接近表面20S的氧化铜化合物层20的第一部分的CuO与Cu2O的比率均高于接近表面10S的氧化铜化合物层20的第二部分的CuO与Cu2O的比率。
在一些实施例中，烘烤处理的处理温度介于约150℃到约250℃范围内，且烘烤处理的烘烤处理时间小于或等于约48小时(例如小于或等于约45小时，小于或等于约42小时，或小于或等于约39小时)，但不限于这些时间。图8示出根据本公开的另一方面的室温下的剪切力的实验结果，其中样品a1包含在约100℃下经受BE烘烤处理的半导体装置封装，样品a2包含在约150℃下经受BE烘烤处理的半导体装置封装，样品a3包含在约160℃下经受BE烘烤处理的半导体装置封装，且样品a4包含在约170℃下经受BE烘烤处理的半导体装置封装。如图8中示出，实验结果显示，在高于约150℃下经受BE烘烤处理的半导体装置封装的剪切力往往会高于在100℃下经受BE烘烤处理的半导体装置封装的剪切力。实验结果还显示，当烘烤处理时间增加时，半导体装置封装的剪切力往往会上升。
图9是说明根据本公开的另一方面的制造半导体装置封装的方法的一些实施例的流程图。参看图9，方法300以操作110开始，其中提供铜引线框10和氧化铜化合物层20。在一些实施例中，氧化铜化合物层20通过暴露于含氧环境或通过FE烘烤处理而形成于铜引线框10上，所述暴露或FE烘烤处理在布建半导体芯片40和接线42之前执行。在一些实施例中，在暴露于含氧环境或FE烘烤处理之后，氧化铜化合物层20的厚度小于约50纳米，例如为约40纳米或更小，约30纳米或更小，约20纳米或更小，或约10纳米或更小。在一些实施例中，在暴露于含氧环境或FE烘烤处理之后，氧化铜化合物层20的厚度为约10纳米。所述方法继续执行操作120，其中将半导体芯片40安置在氧化铜化合物层20上。在一些实施例中，提供接线42以经由氧化铜化合物层20将半导体芯片40电连接到铜引线框10。在一些实施例中，操作110和120被称作FE处理。所述方法继续执行操作130，其中对氧化铜化合物层20执行BE烘烤处理。在BE烘烤处理之后，氧化铜化合物层20的厚度可增加到大体上等于或大于约50纳米，例如可增加到约50纳米到约100纳米的范围内。所述方法继续执行操作140，其中对氧化铜化合物层20执行BE等离子清洗。所述方法继续执行操作150，其中在氧化铜化合物层20上方形成包封物30。在一些实施例中，操作130、140和150被称作BE处理。
方法300仅为实例，且并非意图限制本公开超出权利要求中明确叙述的内容。可在方法300之前、期间和/或之后提供额外操作，且所描述的一些操作可经替换、除去或重新排序以用于所述方法的其它实施例。
在一些实施例中，方法300包含执行如前述描述中所说明的BE烘烤处理和BE等离子清洗两个，且详细配方不作赘述。
图10是说明根据本公开的另一方面的制造半导体装置封装的方法的一些实施例的示意图。如图10中示出，在阶段(A)提供铜引线框10，且在铜引线框10上形成氧化铜化合物层20(例如在操作110的实施方案中)。在一些实施例中，氧化铜化合物层20通过暴露于含氧环境或通过FE烘烤处理而形成于铜引线框10上。在一些实施例中，在执行BE烘烤处理之前，氧化铜化合物层20的厚度小于约50纳米，例如为约40纳米或更小，约30纳米或更小，约20纳米或更小，或约10纳米或更小。在一些实施例中，在执行BE烘烤处理之前，氧化铜化合物层20的厚度为约10纳米，且氧化铜化合物层20的厚度均一性小于所要厚度均一性。在氧化铜化合物层20上提供半导体芯片(未示出)(例如操作120的实施方案中)。在一些实施例中，可执行FE等离子清洗。在一些实施例中，可提供接线(未示出)(例如在操作120的实施方案中)。在一些实施例中，在FE等离子清洗后，氧化铜化合物层20的厚度小于所要均一性。举例来说，氧化铜化合物层20的中心部分较厚(如10A中示出)，且中心部分中的Cu2(I)O的量多于氧化铜化合物层20的边缘部分的Cu(II)O的量。氧化铜化合物层20的边缘部分更薄，且边缘部分中的Cu(II)O的量大于Cu2(I)O的量。
如图10中示出，在阶段(B)执行BE烘烤处理以热氧化氧化铜化合物层20。在一些实施例中，在BE烘烤处理之后，氧化铜化合物层20的厚度增加到约50纳米至约100纳米的范围内。在一些实施例中，在BE烘烤处理之后，氧化铜化合物层20的厚度均一性得以改进，且邻近氧化铜化合物层20的暴露表面的Cu2(I)O被氧化成Cu(II)O。
如图10中示出，在阶段(C)执行BE等离子清洗以活化氧化铜化合物层20。在一些实施例中，执行等离子清洗以在Cu(II)O与来自包封物(未示出)的促进剂的氢原子之间形成氢键。
图11示出根据本公开的另一方面的室温下的剪切力的实验结果和对应的全对图克-克拉默尔数据，其中样品b0包含经受BE烘烤处理的半导体装置封装，样品b1包含在约100℃下经受BE烘烤处理的半导体装置封装，样品b2包含在约150℃下经受BE烘烤处理的半导体装置封装，样品b3包含在约175℃下经受BE烘烤处理的半导体装置封装，样品c1包含在约100℃下经受BE烘烤处理和BE等离子清洗的半导体装置封装，样品c2包含在约150℃下经受BE烘烤处理和BE等离子清洗的半导体装置封装，且样品c3包含在约175℃下经受BE烘烤处理和BE等离子清洗的半导体装置封装。如图11中示出，实验结果显示，在高于约150℃下经受烘烤处理的半导体装置封装的剪切力往往会高于在约100℃下经受烘烤处理的半导体装置封装的剪切力。实验结果还显示，相比于经受BE烘烤处理而不进行BE等离子清洗的半导体装置封装的剪切力，经受BE烘烤处理和BE等离子清洗两个的半导体装置封装的剪切力往往会进一步增加。
参考图12、图13和表1(下文以文字形式提供)，图12示出根据本公开的另一方面的室温下的剪切力的实验结果和对应的全对图克-克拉默尔数据，且图13示出根据本公开的另一方面的高温下的剪切力的实验结果和对应的图克-克拉默尔数据，且表1列出实验结果的氧化铜化合物层的厚度和对应剪切力。在实验中，样品A包含未经受BE烘烤处理和BE等离子清洗的半导体装置封装，样品B包含经受BE等离子清洗的半导体装置封装，样品C包含经受BE烘烤处理的半导体装置封装，且样品D包含经受BE烘烤处理和BE等离子清洗的半导体装置封装。如图12和图13中示出，实验结果显示，经受了经等离子清洗和BE烘烤处理中的至少一个或两个的半导体装置封装的剪切力大于未经受BE烘烤处理或BE等离子清洗中任意一个的半导体装置封装的剪切力，而无论是在室温还是较高温度(例如约260℃或更高)下测试。
表1
FE处理 BE烘烤 BE等离子清洗 氧化铜化合物层厚度 剪切力
A 是 约10nm <4kg
B 是 是 约10nm >6kg
C 是 是 约65nm >7kg
D 是 是 是 约70nm >11kg
在本公开的一些实施例中，半导体装置封装包含含Cu(II)氧化物(CuO)和Cu(I)氧化物(Cu2O)的氧化铜化合物层，且Cu(II)氧化物与Cu(I)氧化物的比率等于或大于约1。在一些实施例中，接近于包封物与氧化铜化合物层之间的界面的氧化铜化合物层的第一部分的Cu(II)氧化物与Cu(I)氧化物的比率大于相对于第一部分远离所述界面的氧化铜化合物层的第二部分的Cu(II)氧化物与Cu(I)氧化物的比率。如上文所论述，在一些实施方案中，相比于一些对比实施方案，包含Cu(II)氧化物和Cu(I)氧化物的氧化铜化合物层会提供铜引线框对包封物的显著增加的粘附强度。本公开的半导体装置封装可提供一些优点，例如不大可能脱层和其较高可靠性。
除非上下文另外明确规定，否则如本文所使用，单数术语“一(a/an)”和“所述”可包含多个指示物。
如本文所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”指的是传递电流的能力。导电材料通常指示展现对于电流流动的极其少或零对抗的材料。电导率的一个量度为西门子每米(S/m)。通常，导电材料为电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度而变化。除非另外指定，否则材料的电导率是在室温下测量。
如本文中所使用，术语“大致上”、“大体上(substantially/substantial)”和“约”用于描述和解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。举例来说，“大体上”平行可指代相对于0°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。举例来说，“大体上”垂直可指相对于90°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°、或小于或等于±0.05°)的角度变化范围。
另外，有时在本文中按范围格式呈现量、比率及其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的特定实施例描述及说明本公开，但这些描述及说明并不限制本公开。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。图式可能未必按比例绘制。.归因于制造工艺和容差，本公开中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本公开的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可做出修改，以使具体情况、材料、物质组成、方法或工艺适应于本公开的目标、精神和范围。所有所述修改都既定在所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。

Claims (20)

1.一种半导体装置封装，其包括：
铜引线框；
氧化铜化合物层，所述氧化铜化合物层与所述铜引线框的表面接触，其中所述氧化铜化合物层包括铜(II)(Cu(II))氧化物，且所述氧化铜化合物层的厚度介于约50纳米至约100纳米范围内；以及
包封物，所述包封物与所述氧化铜化合物层的表面接触。
2.根据权利要求1所述的半导体装置封装，其中所述氧化铜化合物层进一步包括铜(I)(Cu(I))氧化物，且所述氧化铜化合物层的Cu(II)与Cu(I)的比率等于或大于约1。
3.根据权利要求2所述的半导体装置封装，其中所述氧化铜化合物层包括接近所述铜引线框的所述表面的第一部分，以及比所述第一部分更加远离所述铜引线框的所述表面的第二部分，且所述第二部分的所述Cu(II)与Cu(I)的比率高于所述第一部分的所述Cu(II)与Cu(I)的比率。
4.根据权利要求2所述的半导体装置封装，其中在室温下测量的所述氧化铜化合物层与所述包封物之间的接触界面处的剪切力等于或大于约6千克。
5.根据权利要求2所述的半导体装置封装，其中在室温下测量的所述氧化铜化合物层与所述包封物之间的接触界面处的剪切力等于或大于约7千克，且所述氧化铜化合物层的所述厚度等于或大于约65纳米。
6.根据权利要求2所述的半导体装置封装，其中在室温下测量的所述氧化铜化合物层与所述包封物之间的接触界面处的剪切力等于或大于约11千克，且所述氧化铜化合物层的所述厚度等于或大于约70纳米。
7.根据权利要求1所述的半导体装置封装，其中所述氧化铜化合物层与所述包封物之间的接触界面的脱层率小于或等于约1.8％。
8.根据权利要求1所述的半导体装置封装，其进一步包括安置于所述氧化铜化合物层与所述包封物之间的至少一个半导体芯片。
9.一种半导体装置封装，其包括：
铜引线框；
氧化铜化合物层，所述氧化铜化合物层安置在所述铜引线框的表面上，其中所述氧化铜化合物层包括Cu(II)氧化物和Cu(I)氧化物，且所述氧化铜化合物层的Cu(II)与Cu(I)的比率等于或大于1；以及
包封物，所述包封物与所述氧化铜化合物层的表面接触。
10.根据权利要求9所述的半导体装置封装，其中所述氧化铜化合物层包括接近所述铜引线框的所述表面的第一部分和比所述第一部分更加远离所述铜引线框的所述表面的第二部分，且所述第二部分的所述Cu(II)与Cu(I)的比率高于所述第一部分的所述Cu(II)与Cu(I)的比率。
11.根据权利要求9所述的半导体装置封装，其中在室温下测量的所述氧化铜化合物层与所述包封物之间的接触界面处的剪切力等于或大于约6千克。
12.根据权利要求9所述的半导体装置封装，其中在室温下测量的所述氧化铜化合物层与所述包封物之间的接触界面处的剪切力等于或大于约7千克，且所述氧化铜化合物层的厚度等于或大于约65纳米。
13.根据权利要求9所述的半导体装置封装，其中在室温下测量的所述氧化铜化合物层与所述包封物之间的接触界面处的剪切力等于或大于约11千克，且所述氧化铜化合物层的厚度等于或大于约70纳米。
14.根据权利要求9所述的半导体装置封装，其进一步包括安置于所述氧化铜化合物层与所述包封物之间的至少一个半导体芯片。
15.一种半导体装置封装，其包括：
铜引线框；
氧化铜化合物层，所述氧化铜化合物层安置在所述铜引线框上；以及
包封物，所述包封物与所述氧化铜化合物层接触，其中在室温下测量的所述氧化铜化合物层与包封物之间的接触界面处的剪切力等于或大于约6千克。
16.根据权利要求15所述的半导体装置封装，其中在室温下测量的所述氧化铜化合物层与所述包封物之间的所述接触界面处的所述剪切力等于或大于约7千克，且所述氧化铜化合物层的厚度等于或大于约65纳米。
17.根据权利要求15所述的半导体装置封装，其中在室温下测量的所述氧化铜化合物层与所述包封物之间的所述接触界面处的所述剪切力等于或大于约11千克，且所述氧化铜化合物层的厚度等于或大于约70纳米。
18.根据权利要求15所述的半导体装置封装，其中所述氧化铜化合物层包括接近所述铜引线框的第一部分和比所述第一部分更加远离所述铜引线框的第二部分，且所述第二部分的所述Cu(II)与Cu(I)的比率高于所述第一部分的所述Cu(II)与Cu(I)的比率。
19.根据权利要求15所述的半导体装置封装，其中所述氧化铜化合物层与所述包封物之间的所述接触界面的脱层率小于或等于约1.8％。
20.根据权利要求15所述的半导体装置封装，其进一步包括安置于所述氧化铜化合物层与所述包封物之间的至少一个半导体芯片。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112694060A (zh) * 2020-12-22 2021-04-23 青岛歌尔微电子研究院有限公司 Mems封装结构及其封装方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7170498B2 (ja) * 2018-10-24 2022-11-14 株式会社三井ハイテック リードフレーム、及びリードフレームパッケージ

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03222465A (ja) * 1990-01-29 1991-10-01 Mitsubishi Electric Corp リードフレームおよびその製造方法
US6451448B1 (en) * 1999-12-22 2002-09-17 Mitsubishi Shindoh Co. Ltd. Surface treated metallic materials and manufacturing method thereof
JP2003152155A (ja) * 2001-11-08 2003-05-23 Kobe Steel Ltd ベアボンディング用高強度銅合金リードフレーム材及びベアボンディング方法
CN1538518A (zh) * 2003-04-16 2004-10-20 �¹������ҵ��ʽ���� 导体衬底，半导体器件及其制造方法
US20070262432A1 (en) * 2006-05-11 2007-11-15 Infineon Technologies Ag Semiconductor device comprising semiconductor device components embedded in plastic housing composition
CN101589454B (zh) * 2006-12-12 2012-05-16 怡得乐Qlp公司 电子元件的塑料封装体
CN105244295A (zh) * 2014-07-07 2016-01-13 恩智浦有限公司 贴附电子元件的方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03222465A (ja) * 1990-01-29 1991-10-01 Mitsubishi Electric Corp リードフレームおよびその製造方法
US6451448B1 (en) * 1999-12-22 2002-09-17 Mitsubishi Shindoh Co. Ltd. Surface treated metallic materials and manufacturing method thereof
JP2003152155A (ja) * 2001-11-08 2003-05-23 Kobe Steel Ltd ベアボンディング用高強度銅合金リードフレーム材及びベアボンディング方法
CN1538518A (zh) * 2003-04-16 2004-10-20 �¹������ҵ��ʽ���� 导体衬底，半导体器件及其制造方法
US20070262432A1 (en) * 2006-05-11 2007-11-15 Infineon Technologies Ag Semiconductor device comprising semiconductor device components embedded in plastic housing composition
CN101589454B (zh) * 2006-12-12 2012-05-16 怡得乐Qlp公司 电子元件的塑料封装体
CN105244295A (zh) * 2014-07-07 2016-01-13 恩智浦有限公司 贴附电子元件的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112694060A (zh) * 2020-12-22 2021-04-23 青岛歌尔微电子研究院有限公司 Mems封装结构及其封装方法

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