CN107800417A - 输出电压控制电路 - Google Patents

Abstract

根据一个实施方式，输出电压控制电路具备检测部、选择部以及输出部。检测部对输入电压进行检测。选择部在分别对应于输入电压的多个电压范围、并根据多个电压范围的各个电压范围而阶段性地具有不同的值的多个第1电压之中，选择与检测出的输入电压对应的第1电压。输出部输出以选择出的第1电压对输入电压升压后的第2电压。

Description

输出电压控制电路

关联申请的引用

本申请享受以日本专利申请2016-173971号(申请日：2016年9月6日)为基础的优先权，其内容整体通过引用而包含于此。

技术领域

在此说明的实施方式一般涉及输出电压控制电路。

背景技术

以往，作为驱动MOS晶体管的栅极驱动电路，已知有对外部的MOS晶体管的栅极供给用升压电路升压后的电压的栅极驱动电路。

然而，以往的实际情况是，对于用紧凑的构成来控制输出至栅极的电压的技术，并没有提出有效的方案。因此，以往具有如下问题：难以减小搭载栅极驱动电路的芯片的尺寸以及将芯片组装到封装后的产品的尺寸。

发明内容

实施方式提供一种能够减小芯片以及产品的尺寸的输出电压控制电路。

根据一个实施方式，输出电压控制电路具备检测部、选择部以及输出部。检测部对输入电压进行检测。选择部在分别对应于输入电压的多个电压范围、并根据多个电压范围的各个电压范围而阶段性地具有不同的值的多个第1电压中，选择与检测出的输入电压对应的第1电压。输出部输出以选择出的第1电压对输入电压升压后的第2电压。

根据上述构成的输出电压控制电路，能够提供一种可减小芯片以及产品的尺寸的输出电压控制电路。

附图说明

图1是表示本实施方式的输出电压控制电路的框图。

图2是表示本实施方式的输出电压控制电路的第1电压的图。

图3是表示本实施方式的输出电压控制电路的检测部以及选择部的电路图。

图4是表示本实施方式的输出电压控制电路的减法电路的电路图。

图5是表示本实施方式的输出电压控制电路的升压电路的框图。

图6是表示本实施方式的输出电压控制电路的振荡电路的电路图。

图7是表示本实施方式的输出电压控制电路的电荷泵电路的电路图。

图8是表示本实施方式的输出电压控制电路的真值表的图。

图9是表示本实施方式的变形例的输出电压控制电路的第1电压的图。

图10是表示本实施方式的变形例的输出电压控制电路的框图。

图11是表示本实施方式的变形例的输出电压控制电路中的逻辑电路的电路图。

图12是表示本实施方式的变形例的输出电压控制电路的真值表的图。

具体实施方式

以下，参照附图对本发明涉及的实施方式进行说明。在以下的实施方式中，以输出电压控制电路的特征的构成以及动作为中心进行说明，但是，在输出电压控制电路还能够存在以下的说明中省略的构成以及动作。这些省略的构成以及动作也包含于本实施方式的范围中。

图1是表示本实施方式的输出电压控制电路1的框图。图1的输出电压控制电路1是控制作为输出电压的一例的MOS晶体管M1、M2的栅极电压的栅极驱动电路。输出电压控制电路1能够应用于例如便携设备所使用的负荷开关IC。

图1的输出电压控制电路1配置于基板S上。图1的MOS晶体管M1、M2是在输出电压控制电路1的外部被配置于基板S上的外置的MOS晶体管。配置输出电压控制电路1、控制输出电压控制电路1的控制电路等未图示的外部电路，构成了芯片。

输出电压控制电路1通过对来自外部电路的输入电压VIN升压，从而生成作为第2电压的一例的MOS晶体管M1、M2的栅极电压V2。输出电压控制电路1将生成的栅极电压供给到MOS晶体管M1、M2的栅极。

图2是表示本实施方式的输出电压控制电路1的第1电压V1的一例的图。对于用于生成栅极电压V2的输入电压VIN的升压，为了升压输入电压VIN，使用多个第1电压V1之中的与输入电压VIN对应的1个第1电压V1。在后述的输出电压控制电路1的电路构成中，如图2例示所示，将多个第1电压V1的各个电压与输入电压VIN的多个电压范围VRNG1～3的各个电压范围建立对应。多个第1电压V1具有根据多个电压范围VRNG1～3的各个电压范围而阶段性地不同的值。具体地讲，第1电压V1具有对应的电压范围VRNG1～3越是高电压侧则越大的值。

在图2的例子中，电压范围VRNG1～3是小于4V的第1电压范围VRNG1、大于等于4V且小于10V的第2电压范围VRNG2、以及大于等于10V的第3电压范围VRNG3这3个电压范围。另外，在图2的例子中，关于邻接的电压范围VRGN1～3的边界的电压(以下，也称为边界电压)，低电压侧的第1边界电压VB1是4V，高电压侧的第2边界电压VB2是10V。另外，与3个电压范围VRNG1～3分别对应的3个第1电压V1为4V、6.5V、8.5V。另外，图2的电压范围VRNG1～3与第1电压V1的对应关系表示输入电压VIN增加时的对应关系。输入电压VIN减少时的对应关系由于后述的第1比较器404(参照图3)的迟滞的影响，对于图2来说边界电压VB1、VB2稍微减少。

按照图2例示的对应关系，以与输入电压VIN对应的适当的第1电压V1对输入电压VIN进行升压，输出电压控制电路1如以下所示那样构成。

如图1所示，输出电压控制电路1具备作为生成部的一例的基准电压生成电路2、内部电源电路3、检测部4、选择部5以及输出部6。选择部5具备逻辑电路51以及3个输出电路52～54。输出部6具备减法电路61、第2比较器62以及升压电路63。

(基准电压生成电路2)

基准电压生成电路2是基于来自输出电压控制电路1的外部的输入电压VIN而生成1个基准电压VBGR的电路。基准电压生成电路2将生成的基准电压VBGR供给到检测部4、选择部5以及输出部6。基准电压生成电路2是例如带隙基准电压源。基准电压VBGR还可以是例如1.2V。

(内部电源电路3)

内部电源电路3是基于输入电压VIN来生成内部电源电压VREG的电路。内部电源电路3将生成的内部电源电压VREG供给到检测部4、选择部5以及输出部6。内部电源电压VREG可以是例如3.0V。

(检测部4)

图3是表示本实施方式的输出电压控制电路1的检测部4以及选择部5的电路图。检测部4是检测输入电压VIN的电路。如图3所示，检测部4具备第1分压电阻41、第1输入电压检测电路42以及第2输入电压检测电路43。

(第1分压电阻41)

第1分压电阻41是生成与输入电压VIN相关的第4电压V4的电阻。第4电压V4是对输入电压VIN分压后的电压。本实施方式中的分压是将对串联连接的多个电阻的整体施加的电压之中的、与一部分电阻相关的一部分电压的电阻分压(以下相同)。

如图3所示，第1分压电阻41在电压VIN的输入节点Nin1与接地电位之间，从输入节点Nin1侧起按顺序具有串联连接的第1电阻R1、第2电阻R2以及第3电阻R3。根据后述的第1比较器404(参照图3)的输出电平，第1电阻R1与第2电阻R2之间的第1分压节点N41_1和第2电阻R2与第3电阻R3之间的第2分压节点N41_2的任意节点与输入电压检测电路42、43连接。第2电阻R2是为了产生后述的第1比较器404的迟滞而设置。

在第2分压节点N41_2与输入电压检测电路42、43连接的情况下，第1分压电阻41按照第3电阻R3的分压比生成将输入电压VIN分压后的第4电压V4。按照第3电阻R3的分压比，第4电压V4以接下来的数学式表示。

【数学式1】

其中，在数学式(1)中，R1是第1电阻R1的电阻值，R2是第2电阻R2的电阻值，R3是第3电阻R3的电阻值，VIN是输入电压VIN的电压值。这些在数学式(1)中的记号的意义在后述的数学式(2)中也相同。

另一方面，在第1分压节点N41_1与输入电压检测电路42、43连接的情况下，第1分压电阻41按照第2电阻R2与第3电阻R3的合成电阻的分压比，生成将输入电压VIN分压后的第4电压V4。按照第2电阻R2与第3电阻R3的合成电阻的分压比，第4电压V4以接下来的数学式来表示。

【数学式2】

数学式(1)的第4电压V4与数学式(2)的第4电压V4的差产生第1比较器404的迟滞。所谓迟滞是输入电压VIN增加时使第1比较器404的输出反转所需要的输入电压VIN与输入电压VIN减少时使第1比较器404的输出反转所需要的输入电压VIN的差。通过设置迟滞，能够抑制后述的第1比较器404的输出的抖动。

在电压VIN的输入节点Nin1与第1分压电阻41之间连接有控制向第1分压电阻41的电压输入的开关24。在图3的例子中，开关24是pMOS晶体管。开关24还可以是pMOS晶体管以外的晶体管。开关24的导通截止可以用外部电路进行控制，或者还可以用输出电压控制电路1内的未图示的逻辑电路进行控制。为了防止输出电压控制电路1的误动作，期望的是，在使能信号从外部电路输入到基准电压生成电路2以及内部电源电路3而各电路2、3启动后，开关24导通。

(第1输入电压检测电路42)

第1输入电压检测电路42是将输入电压VIN与图2示出的第1边界电压VB1进行比较，并将比较结果作为输入电压VIN的检测结果进行输出的电路。

如图3所示，第1输入电压检测电路42具备第1MOS晶体管401、第2MOS晶体管402、第2分压电阻403、第1比较器404、第1变换器405以及第2变换器406。

第1MOS晶体管401作为相对于第1分压电阻41的第1分压节点N41_1将第1输入电压检测电路42连接或者切断的开关而发挥作用。第1MOS晶体管401的导电型为n型。第1MOS晶体管401的漏极与第1分压节点N41_1连接，源极与第1比较器404的非反转输入端子连接，栅极与第2变换器406的输出端子连接。

第2MOS晶体管402作为相对于第1分压电阻41的第2分压节点N41_2将第1输入电压检测电路42连接或者切断的开关而发挥作用。第2MOS晶体管402的导电型为n型。第2MOS晶体管402的漏极与第2分压节点N41_2连接，源极与第1比较器404的非反转输入端子连接，栅极与第1变换器405的输出端子连接。

第2分压电阻403是生成第5电压V5作为向第1比较器404的反转输入端子输入的阈值电压的电阻。第5电压V5是与第1边界电压VB1相关的电压。具体地讲，第5电压V5是将基准电压VBGR分压后的电压，并且，具有与输入电压VIN为第1边界电压VB1时的第4电压V4相同的值。

如图3所示，第2分压电阻403具有在基准电压VBGR的输入端与接地电位之间从输入端侧起按顺序串联连接的第1电阻407以及第2电阻408。第2分压电阻403按照第1电阻407与第2电阻408的分压比，生成将基准电压VBGR分压后的第5电压V5。

例如，将输入电压VIN为作为第1边界电压VB1的4V时的第4电压V4设为0.4V，将基准电压VBGR设为1.2V。在这种情况下，若以分压比为2：1的方式设定第1电阻407以及第2电阻408的电阻值，则能够生成与第4电压V4相同的0.4V的第5电压V5。

第1比较器404是以检测输入电压VIN的值为目的、将表示第4电压V4与第5电压V5的比较结果的信号经由第1变换器405和第2变换器406输出至逻辑电路51的比较器。第1比较器404以从内部电源电路3供给的内部电源电压VREG进行动作，将被输入到非反转输入端子的第4电压V4和被输入到反转输入端子的第5电压进行比较。

在第4电压V4小于第5电压V5，即输入电压VIN小于第1边界电压VB1的情况下，第1比较器404输出低电平信号。另一方面，在第4电压V4大于等于第5电压V5，即输入电压VIN大于等于第1边界电压VB1的情况下，第1比较器404输出高电平信号。

第4电压V4以及第5电压V5是将输入电压VIN或者基准电压VBGR分压后的电压。因此，第4电压V4以及第5电压V5比内部电源电压VREG小。将比第1比较器404的电源电压VREG小的电压V4、V5进行比较，因此，第1比较器404能够正常动作。

第1变换器405的输入端子与第1比较器404的输出端子连接，输出端子与第2MOS晶体管402的栅极以及第2变换器406的输入端子连接。第1变换器405将使来自第1比较器404的输出信号的逻辑反转后的反转信号输出至第2MOS晶体管402的栅极以及第2变换器406。

在第1比较器404的输出信号为低电平时，通过从第1变换器405向栅极输入高电平信号即大于等于阈值电压Vth的电压，第2MOS晶体管402导通。通过第2MOS晶体管402导通，从而，第1比较器404的非反转输入端子与第1分压电阻41的第2分压节点N41_2连接。通过与第2分压节点N41_2连接，从而，第1比较器404的非反转输入端子被输入数学式(1)示出的第4电压V4。另一方面，在第1比较器404的输出信号为高电平时，通过从第1变换器405向栅极输入低电平信号即小于Vth的电压，第2MOS晶体管402截止。

第2变换器406的输出端子与第1MOS晶体管401的栅极以及逻辑电路51连接。第2变换器406将使来自第1变换器405的输出信号的逻辑反转后的第1检测信号SIG_1输出至第1MOS晶体管401的栅极以及逻辑电路51。第1检测信号SIG_1的逻辑与第1比较器404的输出信号的逻辑相同。

在第1比较器404的输出信号为低电平时，通过从第2变换器406向栅极输入低电平的第1检测信号SIG_1，第1MOS晶体管401截止。另一方面，在第1比较器404的输出信号为高电平时，通过从第2变换器406向栅极输入高电平的第1检测信号SIG_1，第1MOS晶体管401导通。通过第1MOS晶体管401导通，第1比较器404的非反转输入端子与第1分压电阻41的第1分压节点N41_1连接。通过与第1分压节点N41_1连接，第1比较器404的非反转输入端子被输入数学式(2)示出的第4电压V4。

(第2输入电压检测电路43)

第2输入电压检测电路43是将输入电压VIN与图2示出的第2边界电压VB2进行比较，将比较结果作为输入电压VIN的检测结果进行输出的电路。

如图3所示，第2输入电压检测电路43除了具备第3分压电阻410来代替第2分压电阻403这点以外，与第1输入电压检测电路42相同。以下，以与第1输入电压检测电路42的区别点为中心对第2输入电压检测电路43的构成进行说明。

第3分压电阻410是与第2分压电阻403相同地，通过对基准电压VBGR分压而生成被输入到第1比较器404的反转输入端子的第5电压V5的电阻。但是，电阻值与第2分压电阻403不同。由第3分压电阻410生成的第5电压V5具有与输入电压VIN为第2边界电压VB2时的第4电压V4相同的值。

如图3所示，第3分压电阻410具有在基准电压VBGR的输入端与接地电位之间从输入端侧起按顺序串联连接的第1电阻411以及第2电阻412。第3分压电阻410按照第2电阻412的分压比，生成将基准电压VBGR分压后的第5电压V5。

例如，将输入电压VIN为作为第2边界电压VB2的10V时的第4电压V4设为1.0V，将基准电压VBGR设为1.2V。在这种情况下，若以分压比为1：5的方式设定第1电阻411以及第2电阻412的电阻值，则能够得到与第4电压V4相同的1.0V的第5电压V5。

在第4电压V4小于第5电压V5，即输入电压VIN小于第2边界电压VB2的情况下，第1比较器404输出低电平信号。在这种情况下，通过第1变换器405的输出为高电平，第2MOS晶体管402导通。另外，通过第2变换器406输出低电平的第2检测信号SIG_2，第1MOS晶体管401截止。

另一方面，在第4电压V4大于等于第5电压V5即输入电压VIN大于等于第2边界电压VB2的情况下，第1比较器404输出高电平信号。在这种情况下，通过第1变换器405的输出为低电平，第2MOS晶体管402截止。另外，通过第2变换器406输出高电平的第2检测信号SIG_2，第1MOS晶体管401导通。

以上构成的检测部4能够将小于第1边界电压VB1的输入电压VIN的检测结果作为低电平的第1检测信号SIG_1以及低电平的第2检测信号SIG_2进行输出。另外，检测部4能够将大于等于第1边界电压VB1且小于第2边界电压VB2的输入电压VIN的检测结果作为高电平的第1检测信号SIG_1以及低电平的第2检测信号SIG_2进行输出。另外，检测部4能够将大于等于第2边界电压VB2的输入电压VIN的检测结果作为高电平的第1检测信号SIG_1以及高电平的第2检测信号SIG_2进行输出。即，根据检测部4，能够将输入电压VIN的检测结果以与3个第1电压V1具有一对一的对应关系的方式分配成三种。由此，能够简便且适当地选择与输入电压VIN对应的第1电压V1。

另外，在输入电压VIN超过第1边界电压VB1时，第1比较器404的输出从低电平切换成高电平，第2MOS晶体管402截止，第1MOS晶体管401导通。通过以上的动作，使被输入到第1输入电压检测电路42的第1比较器404的第4电压V4的值从数学式(1)的值向数学式(2)的值增加。相同地，在输入电压VIN超过第2边界电压VB2时，能够使被输入到第2输入电压检测电路43的第1比较器404的第4电压V4的值从数学式(1)的值向数学式(2)的值增加。由此，即使输入电压VIN的值在边界电压VB1、VB2附近变得不稳定的情况下，也能够抑制第1比较器404的输出的抖动。

(选择部5)

选择部5是选择多个第1电压V1之中的与由检测部4检测出的输入电压VIN对应的第1电压V1的电路。选择部5的3个输出电路52～54是与3个第1电压V1的各个电压对应、并将与对应的第1电压V1相关的第3电压V3输出至输出部6的电路。在本实施方式中，第3电压V3是将基准电压VBGR分压后的电压，并且，该第3电压V3具有相对于与输出第3电压V3的输出电路52～54对应的第1电压V1大于0且小于1的第1常数倍的值。选择部5的逻辑电路51是根据检测出的输入电压VIN来选择多个输出电路52～54之中的、输出第3电压V3的输出电路52～54的电路。

(逻辑电路51)

如图3所示，逻辑电路51具备第1NAND门511、NOR门512、第2NAND门513、第1变换器514、第1AND门515、第2AND门516以及第2变换器517。

第1NAND门511的2个输入端子与输入电压检测电路42、43的各个电路的第2变换器406的输出端子连接，输出端子与第1AND门515的输入端子连接。第1NAND门511将表示第1检测信号SIG_1和第2检测信号SIG_2的逻辑与非的信号输出至第1AND门515。

NOR门512的2个输入端子与输入电压检测电路42、43各自的第2变换器406的输出端子连接，输出端子与第1AND门515以及第1变换器514的输入端子连接。NOR门512将表示第1检测信号SIG_1和第2检测信号SIG_2的逻辑或非的信号输出至第1AND门515以及第1变换器514。

第2NAND门513的2个输入端子与输入电压检测电路42、43各自的第2变换器406的输出端子连接，输出端子与第2AND门516以及第2变换器517的输入端子连接。第2NAND门513将表示第1检测信号SIG_1和第2检测信号SIG_2的逻辑与非的信号输出至第2AND门516以及第2变换器517。

第1变换器514的输出端子与第2AND门516的输入端子连接。第1变换器514将NOR门512的输出信号的反转信号输出至第2AND门516。

第1AND门515的输出端子与3个输出电路52～54之中的第1输出电路52连接。第1AND门515将表示第1NAND门511的输出信号和NOR门512的输出信号的逻辑与的信号SIG_A输出至第1输出电路52。高电平的SIG_A为选择第1输出电路52的信号。

第2AND门516的输出端子与3个输出电路52～54之中的第2输出电路53连接。第2AND门516将表示第1变换器514的输出信号和第2NAND门513的输出信号的逻辑与的信号SIG_B输出至第2输出电路53。高电平的SIG_B为选择第2输出电路53的信号。

第2变换器517的输出端子与3个输出电路52～54之中的第3输出电路54连接。第2变换器517将第2NAND门513的输出信号的反转信号SIG_C输出至第3输出电路54。高电平的SIG_C为选择第3输出电路54的信号。

SIG_A、SIG_B以及SIG_C的任意1个为高电平，其他为低电平。即，3个输出电路52～54之中，任意1个作为输出第3电压V3的输出电路52～53被选择。

具体地讲，在第1检测信号SIG_1以及第2检测信号SIG_2为低电平的情况下，SIG_A成为高电平，第1输出电路52被选择。另外，在第1检测信号SIG_1为高电平且第2检测信号SIG_2为低电平的情况下，SIG_B成为高电平，第2输出电路53被选择。另外，在第1检测信号SIG_1以及第2检测信号SIG_2为高电平的情况下，SIG_C成为高电平，第3输出电路54被选择。

(第1输出电路52)

第1输出电路52是选择3个第1电压V1之中的与第1电压范围VRNG1对应的第1电压V1、并将与所选择的第1电压V1对应的第3电压V3输出至输出部6的电路。第1输出电路52具备第1MOS晶体管521以及第1分压电阻522。

第1MOS晶体管521的导电型为n型。第1MOS晶体管521的栅极与第1AND门515的输出端子连接，漏极与第1分压电阻522连接，源极与第2比较器62(参照图1)的反转输入端子连接。

第1分压电阻522是通过对基准电压VBGR分压从而生成具有相对于与第1输出电路52对应的第1电压V1大于0且小于1的第1常数倍的值的第3电压V3的电阻。如图3所示，第1分压电阻522具有在基准电压VBGR的输入端与接地电位之间从输入端侧起按顺序串联连接的第1电阻522a以及第2电阻522b。第1分压电阻522按照第2电阻522b的分压比，生成将基准电压VBGR分压后的第3电压V3。

例如，将由第1输出电路52选择的第1电压V1设为4V，将基准电压VBGR设为1.2V。在这种情况下，若将第1电阻522a设为1000kΩ，将第2电阻522b设为200kΩ，则作为具有第1电压V1的第1常数倍的值的第3电压V3，能够得到具有4V的第1电压V1的0.05倍的、0.2V的第3电压V3。

第1MOS晶体管521通过从第1AND门515向栅极输入高电平的SIG_A而导通。通过第1MOS晶体管521导通，由第1分压电阻522生成的第3电压V3通过第1MOS晶体管521被输出至第2比较器62。

(第2输出电路53)

第2输出电路53是选择3个第1电压V1之中的与第2电压范围VRNG2对应的第1电压V1、并将与所选择的第1电压V1对应的第3电压V3输出至输出部6的电路。第2输出电路53具有第2MOS晶体管531以及第2分压电阻532。

第2MOS晶体管531的导电型为n型。第2MOS晶体管531的栅极与第2AND门516的输出端子连接，漏极与第2分压电阻532连接，源极与第2比较器62的反转输入端子连接。

第2分压电阻532是通过对基准电压VBGR分压从而生成第3电压V3的电阻，第3电压V3具有与第2输出电路53对应的第1电压V1的第1常数倍的值。如图3所示，第2分压电阻532具有在基准电压VBGR的输入端与接地电位之间从输入端侧起按顺序串联连接的第1电阻532a以及第2电阻532b。第2分压电阻532按照第2电阻532b的分压比，生成将基准电压VBGR分压后的第3电压V3。

例如，将由第2输出电路53选择的第1电压V1设为6.5V，将基准电压VBGR设为1.2V。在这种情况下，若将第1电阻532a设为875kΩ，将第2电阻532b设为325kΩ，则作为具有第1电压V1的第1常数倍的第3电压V3，能够得到具有6.5V第1电压V1的0.05倍的、0.325V的第3电压V3。

第2MOS晶体管531通过从第2AND门516向栅极输入高电平的SIG_B而导通。通过第2MOS晶体管531导通，由第2分压电阻532生成的第3电压V3经由第2MOS晶体管531被输出至第2比较器62。

(第3输出电路54)

第3输出电路54是选择3个第1电压V1之中的与第3电压范围VRNG3对应的第1电压V1、并将与所选择的第1电压V1对应的第3电压V3输出至输出部6的电路。第3输出电路54具备第3MOS晶体管541以及第3分压电阻542。

第3MOS晶体管541的导电型为n型。第3MOS晶体管541的栅极与第2变换器517的输出端子连接，漏极与第3分压电阻542连接，源极与第2比较器62的反转输入端子连接。

第3分压电阻542是通过对基准电压VBGR分压从而生成第3电压V3的电阻，第3电压V3具有与第3输出电路54对应的第1电压V1的第1常数倍的值。如图3所示，第3分压电阻542具有在基准电压VBGR的输入端与接地电位之间从输入端侧起按顺序串联连接的第1电阻542a以及第2电阻542b。第3分压电阻542按照第2电阻542b的分压比，生成将基准电压VBGR分压后的第3电压V3。

例如，将由第3输出电路54选择的第1电压V1设为8.5V，将基准电压VBGR设为1.2V。在这种情况下，若将第1电阻542a设为775kΩ，将第2电阻542b设为425kΩ，则作为具有第1电压V1的第1常数倍的值的第3电压V3，能够得到具有8.5V的第1电压V1的0.05倍的、0.425V的第3电压V3。

第3MOS晶体管541通过从第2变换器517向栅极输入高电平的SIG_C而导通。通过第3MOS晶体管541导通，由第3分压电阻542生成的第3电压V3经由第3MOS晶体管541被输出至第2比较器62。

以上构成的选择部5在输入电压VIN小于第1边界电压VB1的情况下，能够从逻辑电路51向第1输出电路52输出高电平的SIG_A，从第1输出电路52向输出部6输出与第1电压范围VRNG1对应的第1电压V1的选择结果V3。另外，在输入电压VIN大于等于第1边界电压VB1且小于第2边界电压VB2的情况下，选择部5能够从逻辑电路51向第2输出电路53输出高电平的SIG_B，从第2输出电路53向输出部6输出与第2电压范围VRNG2对应的第1电压V1的选择结果V3。另外，在输入电压VIN大于等于第2边界电压VB2的情况下，选择部5能够从逻辑电路51向第3输出电路54输出高电平的SIG_C，从第3输出电路54向输出部6输出与第3电压范围VRNG3对应的第1电压V1的选择结果V3。

因此，根据检测部4以及选择部5，不需要输出电压的检测，能够基于输入电压VIN简便且适当地选择与输入电压VIN对应的第1电压V1。

(输出部6)

输出部6是输出以由选择部5选择的第1电压V1对输入电压VIN进行升压后的栅极电压V2的电路。输出部6的减法电路61是生成与栅极电压V2和输入电压VIN的差分对应的第6电压V6的电路。第6电压V6是第7电压V7减去第8电压V8后的电压，第7电压V7是将栅极电压V2分压成第1常数倍后的电压，第8电压V8是将输入电压VIN分压成第1常数倍后的电压。输出部6的升压电路63是对输入电压VIN升压的电路。输出部6的第2比较器62是对第3电压和第6电压进行比较，根据比较结果将指示输入电压VIN的升压或者升压停止的升压控制信号CNT输出至升压电路63的比较器。

如图1所示，减法电路61与电压VIN的输入节点Nin2、栅极电压V2的输出节点Nout1、Nout2以及第2比较器62的非反转输入端子连接。第2比较器62的输出端子与升压电路63的输入端连接。升压电路63的输出端与栅极电压V2的输出节点Nout1、Nout2连接。

(减法电路61)

图4是表示本实施方式的输出电压控制电路1的减法电路61的电路图。如图4所示，减法电路61具备第1分压电阻611、第2分压电阻612以及差动放大电路613。

第1分压电阻611是生成第8电压V8的电阻。第1分压电阻611具有在电压VIN的输入端与接地电位之间从输入端侧起按顺序串联连接的第1电阻611a以及第2电阻611b。第1分压电阻611按照第2电阻611b的分压比，生成将输入电压VIN分压成第1常数倍后的第8电压V8。

第2分压电阻612是生成第7电压V7的电阻。第2分压电阻612具有在栅极电压V2的输入端与接地电位之间从输入端侧起按顺序串联连接的第1电阻612a以及第2电阻612b。第2分压电阻612以第2电阻612b的分压比，生成将栅极电压V2分压成第1常数倍后的第7电压V7。

差动放大电路613是通过从第7电压V7减去第8电压V8而生成第6电压的电路。差动放大电路613具有运算放大器A以及第1～第4电阻R1～R4。运算放大器A的反转输入端子与第1分压电阻611的分压节点N611连接，非反转输入端子与第2分压电阻612的分压节点N612连接，输出端子与第2比较器62的输入端子连接。运算放大器A可以以内部电源电压VREG进行动作。

第1电阻R1连接在第1分压电阻611的分压节点N611与运算放大器A的反转输入端子之间。第2电阻R2的一端与第1电阻R1和运算放大器A的反转输入端子之间的节点Nm连接，另一端与运算放大器A的输出端子连接。第3电阻R3连接在第2分压电阻612的分压节点N612与运算放大器A的非反转输入端子之间。第4电阻R4的一端与第3电阻R3和运算放大器A的非反转输入端子之间的节点Np连接，另一端与接地电位连接。第1～第4电阻R1～R4的电阻值相同。第1～第4电阻R1～R4的电阻值可以是例如2MΩ。

在差动放大电路613中，关于运算放大器A的反转放大，成立接下来的数学式。

【数学式3】

其中，在数学式(3)中，R1是第1电阻R1的电阻值，R2是第2电阻R2的电阻值，V6是第6电压V6的电压值，V8是第8电压V8的电压值，Vm是节点Nm的电压值(以下，相同)。

另外，在差动放大电路613中，关于运算放大器A的非反转放大，成立接下来的数学式。

【数学式4】

其中，在数学式(4)中，R3是第3电阻R3的电阻值，R4是第4电阻R4的电阻值，V7是第7电压V7的电压值，Vp是节点Np的电压值(以下，相同)。

在此，由于R1＝R2，因此，数学式(3)能够以接下来的数学式的方式变形。

【数学式5】

V6＝2Vm-V8 (5)

R3＝R4，另外，通过运算放大器A的虚拟短路，Vp＝Vm，因此，数学式(4)能够以接下来的数学式的方式变形。

【数学式6】

利用数学式(5)、数学式(6)，接下来的数学式成立。

【数学式7】

V6＝V7-V8 (7)

运算放大器A将数学式(7)所示的值的第6电压V6输出至第2比较器62的反转输入端子。

(第2比较器62)

第2比较器62以内部电源电压VREG进行动作，将被输入至反转输入端子的第3电压V3与被输入至非反转输入端子的第6电压V6进行比较。

在第3电压V3比第6电压V6大的情况下，第2比较器62将指示输入电压VIN的升压的低电平的升压控制信号CNT输出至升压电路63。

另一方面，在第6电压V6比第3电压V3大的情况下，第2比较器62将指示输入电压VIN的升压停止的高电平的升压控制信号CNT输出至升压电路63。

根据第2比较器62，基于与栅极电压V2和输入电压VIN的差分对应的第6电压V6，能够判断栅极电压V2相对于输入电压VIN是否示出了由选择部5选择的第1电压V1的上升。而且，能够在升压不足的情况即V3＞V6的情况下，使升压继续，能够在升压充分的情况即V6＞V3的情况下，使升压停止。通过使升压停止，从而，能够防止栅极电压V2超过MOS晶体管M1、M2的耐压。

另外，如上所述，第3电压V3是将基准电压VBGR分压后的电压。另外，第6电压V6是将栅极电压V2分压后的电压V7与将输入电压VIN分压后的电压V8之间的差分。因此，第3电压V3以及第6电压V6比内部电源电压VREG小。将比第2比较器62的电源电压VREG小的电压V3、V6进行比较，因此第2比较器62能够正常动作。

(升压电路63)

图5是表示本实施方式的输出电压控制电路1的升压电路63的框图。如图5所示，升压电路63具备振荡电路64以及电荷泵电路65。振荡电路64是生成按照来自第2比较器62的升压控制信号CNT来驱动电荷泵电路65的时钟脉冲的电路。电荷泵电路65是按照来自振荡电路64的时钟脉冲、以选择部5所选择的第1电压V1、对输入电压VIN进行升压的电路。振荡电路64的输入端与第2比较器62的输出端子连接，输出端与电荷泵电路65的输入端连接。电荷泵电路65的输出端与栅极电压V2的输出节点Nout1、Nout2连接。

图6是表示本实施方式的输出电压控制电路1的振荡电路64的电路图。如图6所示，振荡电路64是例如环形振荡器。

振荡电路64具备从输入侧起按顺序串联连接的第1变换器641、NAND门642、第2变换器643、第3变换器644及第4变换器645、以及与这些逻辑门641～645连接的恒流源646。振荡电路64具有第3变换器644的输出端子连接于NAND门642的第2输入端子的环形构造。逻辑门641～645分别由没有图示的CMOS构成。为了限制逻辑门641～645的动作电流而将振荡频率设为可变，恒流源646与构成逻辑门641～645的CMOS的电流路线连接。

在对第1变换器641输入有指示升压的低电平的升压控制信号CNT的情况下，NAND门642的第1输入端子成为高电平。在这种情况下，按照NAND门642的第2输入端子的电平的变化，NAND门642的输出端子的电平也变化。因此，在升压控制信号CNT为低电平时，振荡电路64振荡而产生时钟脉冲。通过产生时钟脉冲，能够驱动电荷泵电路65。

另一方面，在对第1变换器641输入有指示升压停止的高电平的升压控制信号CNT的情况下，NAND门642的第1输入端子成为低电平。在这种情况下，与NAND门642的第2输入端子的电平的变化无关，NAND门642的输出端子被固定为高电平。因此，在升压控制信号CNT为高电平时，振荡电路64不振荡不产生时钟脉冲。通过不产生时钟脉冲，能够停止电荷泵电路65的驱动。

另外，在振荡电路64中，通过使恒流源646的恒流增加，能够缩短逻辑门641～645的延迟时间。通过缩短延迟时间，能够增加振荡电路64的振荡频率。通过增加振荡频率，能够增加升压速度。恒流源646的电流可以以来自外部电路的控制信号进行控制，或者也可以以来自内部的逻辑电路的控制信号进行控制。另外，振荡电路64的振荡频率还可以设定为例如4.4MHz。

图7是表示本实施方式的输出电压控制电路1的电荷泵电路65的电路图。如图7所示，电荷泵电路65是例如狄克逊(Dickson)型电荷泵。

如图7所示，电荷泵电路65具备第1～第6整流元件D1～D6、第1～第5电容器C1～C5以及第1～第6变换器651～656。第1～第5电容器C1～C5的电容还可以是例如10pF。

第1～第6整流元件D1～D6在电压VIN的输入节点Nin3与栅极电压V2的输出节点Nout1、Nout2之间串联连接。第1～第6整流元件D1～D6还可以是二极管连接的MOS晶体管。

第1电容器C1的一端与第3电容器C3以及第5电容器C5的一端连接，另一端被连接于第1整流元件D1与第2整流元件D2之间。第3电容器C3的另一端被连接于第3整流元件D3与第4整流元件D4之间。第5电容器C5的另一端被连接于第5整流元件D5与第6整流元件D6之间。

第2电容器C2的一端与第4电容器C4的一端连接，另一端被连接于第2整流元件D2与第3整流元件D3之间。第4电容器C4的另一端被连接于第4整流元件D4与第5整流元件D5之间。

第1～第4变换器651～654在振荡电路64的输出端子与第1、第3、第5电容器C1、C3、C5的一端之间串联连接。第1～第4变换器651～654将与从振荡电路64输出的时钟脉冲相同逻辑的时钟脉冲CLK1输入到第1、第3、第5电容器C1、C3、C5。

第5、第6变换器655、656在第1变换器651的输出端子与第2、第4电容器C2、C4的一端之间串联连接。第5、第6变换器655、656将使从振荡电路64输出的时钟脉冲的逻辑反转后的时钟脉冲CLK2输入至第2、第4电容器C2、C4。

例如，若通过输入电压VIN而在第1电容器C1中积蓄有电荷的状态下从第4变换器654向第1电容器C1输入有高电平的时钟脉冲CLK1时，被积蓄的电荷被向第1电容器C1的另一端挤出。此时，从第6变换器656向与第1电容器C1邻接的第2电容器C2输入低电平的时钟脉冲CLK2。因此，从第1电容器C1挤出的电荷被引入第2电容器C2而积蓄。若时钟脉冲的逻辑反转，则在第2电容器C2中积蓄的电荷被从第2电容器C2挤出而积蓄于下游的第3电容器C3。通过反复这样的动作，从而，最下游的第5电容器C5的电荷的积蓄量渐渐增加。而且，通过第5电容器C5的电荷被放电，输入电压VIN被升压。

(动作例)

接着，对于如以上所示构成的输出电压控制电路1的具体的动作例进行说明。图8是表示本实施方式的输出电压控制电路1的真值表的图。输出电压控制电路1根据输入电压VIN按照图8的真值表进行动作。以下，划分输入电压VIN的情况，对输出电压控制电路1的动作例进行说明。另外，在以下说明的动作例中，输出电压控制电路1设为满足接下来的条件。

第1边界电压VB1：4V

第2边界电压VB2：10V

与第1电压范围VRNG1建立对应的第1电压V1：4V

与第2电压范围VRNG2建立对应的第1电压V1：6.5V

与第3电压范围VRNG3建立对应的第1电压V1：8.5V

第1分压电阻41：R1＝4450kΩ，R2＝50kΩ，R3＝500kΩ

第1输入电压检测电路42的第5电压V5：0.4V

第2输入电压检测电路43的第5电压V5：1.0V

第3电压V3：第1电压V1的0.05倍

第7电压V7：栅极电压V2的0.05倍

第8电压V8：输入电压VIN的0.05倍

(输入电压VIN为3V的情况)

首先，在输出电压控制电路1刚刚被启动后的初始状态下，输入电压检测电路42、43的第2MOS晶体管402截止。因此，输入电压检测电路42、43的第1比较器404的非反转输入成为0V。另一方面，对输入电压检测电路42、43的第1比较器404的反转输入端子输入有0.4V、1.0V的第5电压V5。因此，输入电压检测电路42、43的第1比较器404的输出成为低电平。通过第1比较器404的输出为低电平，从而，第1变换器405的输出即第2MOS晶体管402的栅极成为高电平，第2MOS晶体管402导通。通过第2MOS晶体管402导通，从而，对第1比较器404的非反转输入端子输入以第3电阻R3的分压比0.1、将3V的输入电压VIN分压后的0.3V的第4电压V4。此时，第2变换器406的输出为低电平，因此，第1MOS晶体管401截止。

第1输入电压检测电路42的第1比较器404将被输入的0.3V的第4电压V4与0.4V的第5电压V5进行比较。由于第4电压V4比第5电压V5小，因此，第1比较器404的输出成为低电平。由此，第2MOS晶体管402导通，第1MOS晶体管401截止，第1检测信号SIG_1成为低电平L。

第2输入电压检测电路43的第1比较器404将被输入的0.3V的第4电压V4与1.0V的第5电压V5比较。由于第4电压V4比第5电压V5小，因此第1比较器404的输出成为低电平。由此，第2MOS晶体管402导通，第1MOS晶体管401截止，第2检测信号SIG_2成为低电平L。

因此，如图8所示，在输入电压VIN为比4V小的3V时，第1检测信号SIG_1以及第2检测信号SIG_2这两者成为低电平L。

低电平L的第1检测信号SIG_1以及第2检测信号SIG_2被输入至逻辑电路51的第1NAND门511、NOR门512、第2NAND门513。

通过低电平L的SIG_1、SIG_2被输入，第1NAND门511向第1AND门515输出高电平信号。另外，NOR门512向第1AND门515以及第1变换器514输出高电平信号。通过高电平信号被输入，第1变换器514向第2AND门516输出低电平信号。另外，第2NAND门513向第2AND门516以及第2变换器517输出高电平信号。

通过从第1NAND门511以及NOR门512输入高电平信号，第1AND门515向第1输出电路52的第1MOS晶体管521输出高电平H的SIG_A。

通过从第1变换器514输入低电平信号且从第2NAND门513输入高电平信号，从而，第2AND门516向第2输出电路53的第2MOS晶体管531输出低电平L的SIG_B。

通过从第2NAND门513输入高电平信号，从而，第2变换器517向第3输出电路54的第3MOS晶体管541输出低电平L的SIG_C。

因此，如图8所示，在输入电压VIN为比4V小的3V时，SIG_A成为高电平H，SIG_B成为低电平L，SIG_C成为低电平L。

通过SIG_A为高电平，从而，第1输出电路52将选择出的4V的第1电压V1的0.05倍即0.2V的第3电压V3输出至第2比较器62的反转输入端子。

此时，第2比较器62的非反转输入即第6电压V6为0V，因此，第2比较器62将指示升压的低电平的升压控制信号CNT输出至振荡电路64。由此，振荡电路64向电荷泵电路65输出时钟脉冲。通过时钟脉冲被输入，从而，电荷泵电路65开始输出将输入电压VIN升压后的栅极电压V2。

在栅极电压V2的输出开始时，栅极电压V2乘以0.05倍后的第7电压V7与3V的输入电压VIN乘以0.05倍后的第8电压V8的差分即第6电压V6变得比0V大。但是，升压开始最初，第6电压V6的值比0.2V的第3电压V3小。因此，升压开始最初，第2比较器62持续输出低电平的升压控制信号CNT，升压电路63对输入电压VIN持续升压。

在输入电压VIN的升压进展而栅极电压V2相对于输入电压VIN变大所选择的第1电压V1即4V的时间点，第6电压V6变得比第3电压V3大。通过第6电压V6比第3电压V3大，第2比较器62将指示升压停止的高电平的升压控制信号CNT输出至振荡电路64。由此，振荡电路64停止向电荷泵电路65输出时钟脉冲。通过停止时钟脉冲的输入，电荷泵电路65停止输入电压VIN的升压。

如以上所示，在输入电压VIN为比4V小的3V时，能够得到比输入电压VIN高4V的7V的栅极电压V2。

(输入电压VIN为5V的情况)

在输入电压VIN为5V时，对第1比较器404的非反转输入端子输入以第3电阻R3的分压比0.1、将5V的输入电压VIN分压后的0.5V的第4电压V4。

第1输入电压检测电路42的第1比较器404将被输入的0.5V的第4电压V4与0.4V的第5电压V5进行比较。由于第4电压V4比第5电压V5大，因此，第1比较器404的输出成为高电平。另外，第1变换器405的输出成为低电平，第2变换器406的输出成为高电平。由此，第2MOS晶体管402截止，第1MOS晶体管401导通，第1检测信号SIG_1成为高电平H。

第2输入电压检测电路43的第1比较器404将被输入的0.5V的第4电压V4与1.0V的第5电压V5进行比较。由于第4电压V4比第5电压V5小，因此，第1比较器404的输出成为低电平。另外，第1变换器405的输出成为高电平，第2变换器406的输出成为低电平。由此，第2MOS晶体管402导通，第1MOS晶体管401截止，第2检测信号SIG_2低电平L。

因此，如图8所示，在输入电压VIN为4V以上且小于10V的5V时，第1检测信号SIG_1成为高电平H，第2检测信号SIG_2成为低电平L。

高电平H的第1检测信号SIG_1以及低电平的第2检测信号SIG_2被输入到逻辑电路51的第1NAND门511、NOR门512以及第2NAND门513。

通过输入高电平H的SIG_1以及低电平的SIG_2，第1NAND门511向第1AND门515输出高电平信号。另外，NOR门512向第1AND门515以及第1变换器514输出低电平信号。通过输入低电平信号，第1变换器514向第2AND门516输出高电平信号。另外，第2NAND门513向第2AND门516以及第2变换器517输出高电平信号。

通过从第1NAND门511输入高电平信号、并从NOR门512输入低电平信号，第1AND门515向第1输出电路52的第1MOS晶体管521输出低电平L的SIG_A。

通过从第1变换器514输入高电平信号、并从第2NAND门513输入高电平信号，第2AND门516向第2输出电路53的第2MOS晶体管531输出高电平H的SIG_B。

通过从第2NAND门513输入高电平信号，第2变换器517向第3输出电路54的第3MOS晶体管541输出低电平L的SIG_C。

因此，如图8所示，在输入电压VIN为4V以上且小于10V的5V时，SIG_A成为低电平L，SIG_B成为高电平H，SIG_C成为低电平L。

通过SIG_B为高电平，第2输出电路53将选择出的6.5V的第1电压V1的0.05倍即0.325V的第3电压V3输出至第2比较器62的反转输入端子。

在这种情况下，到栅极电压V2变得比输入电压VIN大所选择的第1电压V1即6.5V之前，第6电压V6的值成为比第3电压V3的值0.325V小的值。因此，到栅极电压V2变得比输入电压VIN大6.5V之前，输入电压VIN持续被升压。

在输入电压VIN的升压进展而栅极电压V2变得比输入电压VIN大6.5V的时间点，第6电压V6变得比第3电压V3大，输入电压VIN的升压被停止。

如以上所示，在输入电压VIN为4V以上且小于10V的5V时，能够得到比输入电压VIN高6.5V的11.5V的栅极电压V2。

另外，在输入电压VIN从5V减少到4V的情况下，第4电压V4取数学式(2)的值，因此，即使输入电压VIN变成4V，第4电压V4也成为大于等于第5电压V5的电平。因此，即使输入电压VIN减少到4V，依然选择6.5V的第1电压V1。在输入电压VIN下降到3.64V时，第4电压V4变得比第5电压V5小，选择4V的第1电压V1。即，在输入电压VIN减少时，通过迟滞，使第1比较器404的输出反转所需要的输入电压VIN从电压增加时的4V减少到3.64V。

(输入电压VIN为12V的情况)

在输入电压VIN为12V时，对第1比较器404的非反转输入端子输入以第3电阻R3的分压比0.1将12V的输入电压VIN分压后的1.2V的第4电压V4。

第1输入电压检测电路42的第1比较器404将被输入的1.2V的第4电压V4与0.4V的第5电压V5进行比较。由于第4电压V4比第5电压V5大，因此，第1比较器404的输出成为高电平。另外，第1变换器405的输出成为低电平，第2变换器406的输出成为高电平。由此，第2MOS晶体管402截止，第1MOS晶体管401导通，第1检测信号SIG_1成为高电平H。

第2输入电压检测电路43的第1比较器404将被输入的1.2V的第4电压V4与1.0V的第5电压V5进行比较。由于第4电压V4比第5电压V5大，因此，第1比较器404的输出成为高电平。另外，第1变换器405的输出成为低电平，第2变换器406的输出成为高电平。由此，第2MOS晶体管402截止，第1MOS晶体管401导通，第2检测信号SIG_2成为高电平H。

因此，如图8所示，在输入电压VIN为10V以上的12V时，第1检测信号SIG_1以及第2检测信号SIG_2这两者成为高电平H。

高电平H的第1检测信号SIG_1以及第2检测信号SIG_2被输入至逻辑电路51的第1NAND门511、NOR门512、第2NAND门513。

通过输入高电平H的SIG_1以及SIG_2，第1NAND门511向第1AND门515输出低电平信号。另外，NOR门512向第1AND门515以及第1变换器514输出低电平信号。通过输入低电平信号，第1变换器514向第2AND门516输出高电平信号。另外，第2NAND门513向第2AND门516以及第2变换器517输出低电平信号。

通过从第1NAND门511输入低电平信号并从NOR门512输入低电平信号，第1AND门515向第1输出电路52的第1MOS晶体管521输出低电平L的SIG_A。

通过从第1变换器514输入高电平信号并从第2NAND门513输入低电平信号，第2AND门516向第2输出电路53的第2MOS晶体管531输出低电平L的SIG_B。

通过从第2NAND门513输入低电平信号，第2变换器517向第3输出电路54的第3MOS晶体管541输出高电平H的SIG_C。

因此，如图8所示，在输入电压VIN为10V以上的12V时，SIG_A成为低电平L，SIG_B成为低电平L，SIG_C成为高电平H。

通过SIG_C为高电平，第3输出电路54将选择出的8.5V的第1电压V1的0.05倍即0.425V的第3电压V3输出至第2比较器62的反转输入端子。

在这种情况下，到栅极电压V2变得比输入电压VIN大所选择出的第1电压V1即8.5V之前，第6电压V6的值成为比第3电压V3的值0.425V小的值。因此，到栅极电压V2变得比输入电压VIN大8.5V之前，输入电压VIN被持续升压。

在输入电压VIN的升压进展而栅极电压V2变得比输入电压VIN大8.5V的时间点，第6电压V6变得比第3电压V3大，输入电压VIN的升压被停止。

如以上所示，在输入电压VIN为10V以上的12V时，能够得到比输入电压VIN高8.5V的20.5V的栅极电压V2。

假设在基于外置的MOS晶体管M1、M2的输出电压VOUT来控制升压电路63的升压动作的情况下，需要将输出电压VOUT的检测端子设置于芯片内。在将输出电压VOUT的检测端子设置于芯片内的情况下，芯片面积会增加。

产品具有如下两个种类：在芯片上直接装配焊球的构成(WCSP)、以及将芯片载置于引线框、用引线接线并进行树脂密封的构成(QFN)。在设置了输出电压VOUT的检测端子的情况下，在WCSP中焊球数从6增加至9，面积变成1.5倍左右。同样，在QFN中，PIN数从6增加至8，面积变成1.33倍左右。

另外，外置MOS晶体管M1、M2是产品，假设是后者的树脂密封类型。

对此，在本实施方式中，能够基于输入电压VIN的检测结果，选择与输入电压VIN对应的适当的第1电压V1，以所选择的第1电压V1对输入电压VIN升压。由此，能够抑制芯片以及产品的尺寸，并且，能够高效地进行升压。

另外，在本实施方式中，作为第1电压V1，并不是值根据输入电压VIN而线性地变化的电压，而是使用值根据规定的电压范围VRNG1～3而阶段性地变化的电压。通过使用阶段性地变化的第1电压V1，从而，与使用线性地变化的第1电压V1的情况相比，能够简化电路构成以及控制。

因此，根据本实施方式，能够减小芯片以及产品的尺寸。

(变形例)

随后，作为本实施方式的变形例，对增加第1电压V1的选项后的变形例进行说明。另外，在本变形例中，对于与图1～图8示出的构成对应的构成，使用相同的符号并省略重复的说明。图9是表示本实施方式的变形例的输出电压控制电路1的第1电压的图。

在上述的实施方式中，使用3个第1电压V1对输入电压VIN进行了升压。对此，在本变形例中，使用与4个电压范围VRNG1～VRNG4的每个电压范围对应的4个第1电压V1而将输入电压VIN升压。作为一例，如图9所示，能够使用4V、6.5V、8.5V以及12V这4个第1电压V1。另外，由于使用4个第1电压，因此，在本变形例中，使用4个电压范围VRNG1～VRNG4的边界即3个边界电压VB1～VB3来检测输入电压VIN。作为一例，如图9所示，能够使用4V、10V以及16V这3个边界电压VB1～3。

图10是表示本实施方式的变形例的输出电压控制电路1的框图。由于选择4个第1电压V1，因此，如图10所示，本变形例的输出电压控制电路1除了图1的构成以外，还具备第3输入电压检测电路44以及第4输出电路55。另外，本变形例的逻辑电路51具有与图3示出的构成不同的构成。

第3输入电压检测电路44是将输入电压VIN与3个边界电压之中的第3边界电压VB3进行比较，将比较结果作为输入电压VIN的检测结果进行输出的电路。第3输入电压检测电路44的构成除了被输入到第1比较器404的反转输入端子的第5电压V5不同以外，与其他的输入电压检测电路42、43相同。

第3输入电压检测电路44中的第5电压V5是将基准电压VBGR分压后的电压，具有与输入电压VIN为第3边界电压VB3时的第4电压V4相同的值。

第3输入电压检测电路44输出与第4电压V4和第5电压V5的比较结果对应的第3检测信号SIG_3。例如，在输入电压VIN为作为第3边界电压VB3的一例的16V以上的情况下，第3检测信号SIG_3以及其他检测信号SIG_1、SIG_2均成为高电平H。

图11是表示本实施方式的变形例的输出电压控制电路1中的逻辑电路51的电路图。如图11所示，本变形例的逻辑电路51具备第1NOR门501、第2NOR门502、第1NAND门503、第2NAND门504、第3NAND门505、第3NOR门506、第1变换器507以及第2变换器508。

第1NOR门501的3个输入端子与第1～第3输入电压检测电路42～44连接，输出端子与第1输出电路52连接。第1NOR门501将表示第1～第3检测信号SIG_1～SIG_3的逻辑或非的信号SIG_A输出至第1输出电路52。

第2NOR门502的2个输入端子与第2以及第3输入电压检测电路43、44连接，输出端子与第3NAND门505的第2输入端子连接。第2NOR门502将表示第2检测信号SIG_2和第3检测信号SIG_3的逻辑或非的信号输出至第3NAND门505。

第1NAND门503的2个输入端子与第1以及第2输入电压检测电路42、43连接，输出端子与第3NOR门506的第1输入端子连接。第1NAND门503将表示第1检测信号SIG_1和第2检测信号SIG_2的逻辑与非的信号输出至第3NOR门506。

第2NAND门504的3个输入端子与第1～第3输入电压检测电路42～44连接，输出端子与第1变换器507的输入端子连接。第2NAD栅极504将表示第1～第3检测信号SIG_1～SIG_3的逻辑与非的信号输出至第1变换器507。

第3NAND门505的第1输入端子与第1输入电压检测电路42连接，输出端子与第2变换器508的输入端子连接。第3NAND门505将表示第2NOR门502的输出信号和第1检测信号SIG_1的逻辑与非的信号输出至第2变换器508。

第3NOR门506的第2输入端子与第3输入电压检测电路44连接，输出端子与第3输出电路54连接。第3NOR门506将表示第1NAND门503的输出信号和第3检测信号SIG_3的逻辑或非的信号SIG_C输出至第3输出电路54。

第1变换器507的输出端子与第4输出电路55连接。第1变换器507将第2NAND门504的输出信号的反转信号SIG_D输出至第4输出电路55。

第2变换器508的输出端子与第2输出电路53连接。第2变换器508将第3NAND门505的输出信号的反转信号SIG_B输出至第2输出电路53。

图12是表示本实施方式的变形例的输出电压控制电路1的真值表的图。图11的逻辑电路51按照图12的真值表进行动作。在所有的检测信号SIG_1～SIG_3成为高电平H的情况下，如图12所示，逻辑电路51对第1～第3输出电路52～54输出低电平L的SIG_A～SIG_C，对第4输出电路55输出高电平H的SIG_D。

第4输出电路55是选择4个第1电压V1之中的与第4电压范围VRNG4对应的第1电压V1，将与所选择的第1电压V1对应的第3电压V3输出至输出部6的电路。通过输入高电平H的SIG_D，第4输出电路55将第3电压V3输出至第2比较器62的反转输入端子。第4输出电路55的构成除了第3电压V3不同以外，与其他的输出电路52～54相同。例如，第4输出电路55输出的第3电压V3可以是第4输出电路55选择的12V的第1电压V1的0.05倍即0.6V。

即使在本变形例中，也与图1的构成同样，不需要外置的MOS晶体管M1、M2的输出电压VOUT的检测端子，能够基于输入电压VIN来控制栅极电压V2，因此能够抑制芯片以及产品的尺寸。另外，在本变形例中，能够增加根据输入电压VIN能进行选择的第1电压V1的数量，因此，能够更加高精度地控制栅极电压V2。

另外，还能够为了选择5个以上的第1电压V1而应用本实施方式。另外，还能够为了控制栅极电压以外的输出电压而应用本实施方式。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并没有意图限定发明的范围。这些实施方式可以以其他各种方式进行实施，在不超出发明主旨的范围内，可进行各种省略、调换以及变更。这些实施方式及其变形包括在发明的范围和主旨内，同样，也包括在专利请求所记载的发明和与其等同的范围内。

Claims (10)

1.一种输出电压控制电路，具备：

检测部，对输入电压进行检测；

选择部，在与上述输入电压的多个电压范围分别对应、并根据上述多个电压范围的各个电压范围而阶段性地具有不同的值的多个第1电压中，选择与检测出的上述输入电压对应的第1电压；以及

输出部，输出以选择出的上述第1电压对上述输入电压进行升压后的第2电压。

2.如权利要求1所述的输出电压控制电路，其中，

对应的上述输入电压的电压范围越为高电压侧，上述第1电压越具有较大的值。

3.如权利要求1或2所述的输出电压控制电路，其中，

上述选择部具备：

多个输出电路，分别对应于上述多个第1电压，将与对应的第1电压相关的第3电压输出至上述输出部；以及

逻辑电路，根据检测出的上述输入电压，选择上述多个输出电路之中的输出上述第3电压的输出电路。

4.如权利要求3所述的输出电压控制电路，其中，

上述检测部具备多个第1比较器，该多个第1比较器作为检测出的上述输入电压而将表示与上述输入电压相关的第4电压和与上述多个电压范围的边界的电压相关的第5电压的比较结果的信号输出至上述逻辑电路。

5.如权利要求4所述的输出电压控制电路，其中，

上述输出电压控制电路具备生成基准电压的生成部，

上述第4电压是将上述输入电压分压后的电压，

上述第5电压是将上述基准电压分压后的电压，并且具有与在上述输入电压为上述边界的电压时的上述第4电压相同的值。

6.如权利要求5所述的输出电压控制电路，其中，

上述第4电压以及上述第5电压比上述第1比较器的电源电压低。

7.如权利要求3所述的输出电压控制电路，其中，

上述输出部具备：

升压电路，对上述输入电压进行升压；

减法电路，生成与上述第2电压和上述输入电压的差分相应的第6电压；以及

第2比较器，将上述第3电压与上述第6电压进行比较，将根据比较结果来指示上述输入电压的升压或者升压停止的信号输出至上述升压电路。

8.如权利要求4所述的输出电压控制电路，其中，

上述输出部具备：

升压电路，对上述输入电压进行升压；

减法电路，生成与上述第2电压和上述输入电压的差分相应的第6电压；以及

第2比较器，将上述第3电压与上述第6电压进行比较，将根据比较结果来指示上述输入电压的升压或者升压停止的信号输出至上述升压电路。

9.如权利要求7所述的输出电压控制电路，其中，

上述输出电压控制电路具备生成基准电压的生成部，

上述第3电压是将上述基准电压分压后的电压，并且相对于与输出上述第3电压的输出电路对应的第1电压，具有第1常数倍大于0且小于1的值，

上述第6电压是从第7电压减去第8电压后得到的电压，上述第7电压是将上述第2电压以上述第1常数倍分压后的电压，上述第8电压是将上述输入电压以上述第1常数倍分压后的电压。

10.如权利要求9所述的输出电压控制电路，其中，

上述第3电压以及上述第6电压比上述第2比较器的电源电压低。