JP6606038B2

JP6606038B2 - 出力電圧制御回路

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Publication number: JP6606038B2
Application number: JP2016173971A
Authority: JP
Inventors: 敦生井
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2016-09-06
Filing date: 2016-09-06
Publication date: 2019-11-13
Anticipated expiration: 2036-09-06
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Description

本発明の実施形態は、出力電圧制御回路に関する。

従来から、ＭＯＳトランジスタを駆動するゲートドライブ回路として、外部のＭＯＳトランジスタのゲートに、昇圧回路で昇圧した電圧を供給するゲートドライブ回路が知られている。

しかしながら、従来は、ゲートに出力される電圧をコンパクトな構成で制御する技術について、有効な提案がなされていないのが実情であった。したがって、従来は、ゲートドライブ回路を搭載したチップのサイズおよびチップをパッケージに組み込んだ製品のサイズを低減することが困難であるといった問題があった。

米国特許第８９６３６１７号公報

本発明が解決しようとする課題は、チップおよび製品のサイズを低減できる出力電圧制御回路を提供することである。

出力電圧制御回路は、検出部と、選択部と、出力部と、を備える。検出部は、入力電圧を検出する。選択部は、入力電圧の複数の電圧範囲のそれぞれに対応し、複数の電圧範囲のそれぞれに応じて段階的に異なる値を有する複数の第１電圧のうち、検出された入力電圧に対応する第１電圧を選択する。出力部は、選択された第１電圧で入力電圧を昇圧した第２電圧を出力する。

本実施形態を示す出力電圧制御回路のブロック図。本実施形態の出力電圧制御回路の第１電圧を示す図。本実施形態の出力電圧制御回路の検出部および選択部を示す回路図。本実施形態の出力電圧制御回路の減算回路を示す回路図。本実施形態の出力電圧制御回路の昇圧回路を示すブロック図。本実施形態の出力電圧制御回路の発振回路を示す回路図。本実施形態の出力電圧制御回路のチャージポンプ回路を示す回路図。本実施形態の出力電圧制御回路の真理値表を示す図。本実施形態の変形例の出力電圧制御回路の第１電圧を示す図。本実施形態の変形例を示す出力電圧制御回路のブロック図。本実施形態の変形例の出力電圧制御回路におけるロジック回路を示す回路図。本実施形態の変形例の出力電圧制御回路の真理値表を示す図。

以下、図面を参照して本発明に係る実施形態を説明する。以下の実施形態では、出力電圧制御回路の特徴的な構成および動作を中心に説明するが、出力電圧制御回路には以下の説明で省略した構成および動作が存在しうる。これらの省略した構成および動作も本実施形態の範囲に含まれるものである。

図１は、本実施形態を示す出力電圧制御回路１のブロック図である。図１の出力電圧制御回路１は、出力電圧の一例であるＭＯＳトランジスタＭ１、Ｍ２のゲート電圧を制御するゲートドライブ回路である。出力電圧制御回路１は、例えば携帯機器に用いられるロードスイッチＩＣに適用できるものである。

図１の出力電圧制御回路１は、基板Ｓ上に配置されている。図１のＭＯＳトランジスタＭ１、Ｍ２は、出力電圧制御回路１の外部において基板Ｓ上に配置された外付けのＭＯＳトランジスタである。出力電圧制御回路１、出力電圧制御回路１を制御する制御回路などの不図示の外部回路が配置され、チップを構成している。

出力電圧制御回路１は、外部回路からの入力電圧ＶＩＮを昇圧することで、第２電圧の一例であるＭＯＳトランジスタＭ１、Ｍ２のゲート電圧Ｖ２を生成する。出力電圧制御回路１は、生成されたゲート電圧をＭＯＳトランジスタＭ１、Ｍ２のゲートに供給する。

図２は、本実施形態の出力電圧制御回路１の第１電圧Ｖ１の一例を示す図である。ゲート電圧Ｖ２を生成するための入力電圧ＶＩＮの昇圧には、入力電圧ＶＩＮを昇圧すべき複数の第１電圧Ｖ１のうち、入力電圧ＶＩＮに応じた１つの第１電圧Ｖ１が用いられる。後述する出力電圧制御回路１の回路構成では、図２に例示されるように、複数の第１電圧Ｖ１のそれぞれを、入力電圧ＶＩＮの複数の電圧範囲ＶＲＮＧ１〜３のそれぞれに対応付けている。複数の第１電圧Ｖ１は、複数の電圧範囲ＶＲＮＧ１〜３のそれぞれに応じて段階的に異なる値を有する。具体的には、第１電圧Ｖ１は、対応する電圧範囲ＶＲＮＧ１〜３が高電圧側であるほど大きい値を有する。

図２の例において、電圧範囲ＶＲＮＧ１〜３は、４Ｖ未満の第１電圧範囲ＶＲＮＧ１、４Ｖ以上かつ１０Ｖ未満の第２電圧範囲ＶＲＮＧ２、１０Ｖ以上の第３電圧範囲ＶＲＮＧ３の３つである。また、図２の例において、隣り合う電圧範囲ＶＲＧＮ１〜３の境界の電圧（以下、境界電圧ともいう）は、低電圧側の第１境界電圧ＶＢ１が４Ｖであり、高電圧側の第２境界電圧ＶＢ２が１０Ｖである。また、３つの電圧範囲ＶＲＮＧ１〜３にそれぞれ対応する３つの第１電圧Ｖ１は、４Ｖ、６．５Ｖ、８．５Ｖである。なお、図２の電圧範囲ＶＲＮＧ１〜３と第１電圧Ｖ１との対応関係は、入力電圧ＶＩＮが増加するときの対応関係を示したものである。入力電圧ＶＩＮが減少するときの対応関係は、後述する第１コンパレータ４０４（図３参照）のヒステリシスの影響で、図２に対して僅かに境界電圧ＶＢ１、ＶＢ２が減少する。

図２に例示した対応関係にしたがって入力電圧ＶＩＮに応じた適切な第１電圧Ｖ１で入力電圧ＶＩＮを昇圧するため、出力電圧制御回路１は、以下のように構成されている。

図１に示すように、出力電圧制御回路１は、生成部の一例である基準電圧生成回路２と、内部電源回路３と、検出部４と、選択部５と、出力部６とを備える。選択部５は、ロジック回路５１と、３つの出力回路５２〜５４とを備える。出力部６は、減算回路６１と、第２コンパレータ６２と、昇圧回路６３とを備える。

（基準電圧生成回路２）
基準電圧生成回路２は、出力電圧制御回路１の外部からの入力電圧ＶＩＮに基づいて一定の基準電圧ＶＢＧＲを生成する回路である。基準電圧生成回路２は、生成された基準電圧ＶＢＧＲを検出部４、選択部５および出力部６に供給する。基準電圧生成回路２は、例えば、バンドギャップリファレンスである。基準電圧ＶＢＧＲは、例えば、１．２Ｖであってもよい。

（内部電源回路３）
内部電源回路３は、入力電圧ＶＩＮに基づいて内部電源電圧ＶＲＥＧを生成する回路である。内部電源回路３は、生成された内部電源電圧ＶＲＥＧを検出部４、選択部５および出力部６に供給する。内部電源電圧ＶＲＥＧは、例えば３．０Ｖであってもよい。

（検出部４）
図３は、本実施形態の出力電圧制御回路１の検出部４および選択部５を示す回路図である。検出部４は、入力電圧ＶＩＮを検出する回路である。図３に示すように、検出部４は、第１分圧抵抗４１と、第１入力電圧検出回路４２と、第２入力電圧検出回路４３とを備える。

（第１分圧抵抗４１）
第１分圧抵抗４１は、入力電圧ＶＩＮに相関する第４電圧Ｖ４を生成する抵抗である。第４電圧Ｖ４は、入力電圧ＶＩＮを分圧した電圧である。本実施形態における分圧は、直列接続された複数の抵抗の全体にかかる電圧のうち一部の抵抗に係る一部の電圧を取り出す抵抗分圧である（以下、同様）。

図３に示すように、第１分圧抵抗４１は、電圧ＶＩＮの入力ノードＮｉｎ１と接地電位との間において入力ノードＮｉｎ１側から順に直列接続された第１抵抗Ｒ１、第２抵抗Ｒ２および第３抵抗Ｒ３を有する。後述する第１コンパレータ４０４（図３参照）の出力レベルに応じて、第１抵抗Ｒ１と第２抵抗Ｒ２との間の第１分圧ノードＮ４１＿１と、第２抵抗Ｒ２と第３抵抗Ｒ３との間の第２分圧ノードＮ４１＿２とのいずれかが、入力電圧検出回路４２、４３に接続される。第２抵抗Ｒ２は、後述する第１コンパレータ４０４のヒステリシスを発生させるために設けられている。

第２分圧ノードＮ４１＿２が入力電圧検出回路４２、４３に接続された場合、第１分圧抵抗４１は、第３抵抗Ｒ３の分圧比にしたがって入力電圧ＶＩＮを分圧した第４電圧Ｖ４を生成する。第３抵抗Ｒ３の分圧比にしたがった第４電圧Ｖ４は次式で表される。

但し、数式（１）において、Ｒ１は第１抵抗Ｒ１の抵抗値、Ｒ２は第２抵抗Ｒ２の抵抗値、Ｒ３は第３抵抗Ｒ３の抵抗値、ＶＩＮは入力電圧ＶＩＮの電圧値である。これらの数式（１）中の記号の意義は、後述の数式（２）においても同様である。

一方、第１分圧ノードＮ４１＿１が入力電圧検出回路４２、４３に接続された場合、第１分圧抵抗４１は、第２抵抗Ｒ２と第３抵抗Ｒ３との合成抵抗の分圧比にしたがって入力電圧ＶＩＮを分圧した第４電圧Ｖ４を生成する。第２抵抗Ｒ２と第３抵抗Ｒ３との合成抵抗の分圧比にしたがった第４電圧Ｖ４は次式で表される。

数式（１）の第４電圧Ｖ４と数式（２）の第４電圧Ｖ４との差が、第１コンパレータ４０４のヒステリシスを生じさせる。ヒステリシスとは、入力電圧ＶＩＮが増加するときに第１コンパレータ４０４の出力を反転させるのに要する入力電圧ＶＩＮと、入力電圧ＶＩＮが減少するときに第１コンパレータ４０４の出力を反転させるのに要する入力電圧ＶＩＮとの差である。ヒステリシスを設けることで、後述する第１コンパレータ４０４の出力のばたつきを抑制できる。

電圧ＶＩＮの入力ノードＮｉｎ１と第１分圧抵抗４１との間には、第１分圧抵抗４１への電圧入力を制御するスイッチ２４が接続されている。図３の例において、スイッチ２４はｐＭＯＳトランジスタである。スイッチ２４は、ｐＭＯＳトランジスタ以外のトランジスタであってもよい。スイッチ２４のオンオフは、外部回路で制御してもよく、または、出力電圧制御回路１内の不図示のロジック回路で制御してもよい。出力電圧制御回路１の誤動作を防止するため、スイッチ２４は、外部回路から基準電圧生成回路２および内部電源回路３にイネーブル信号が入力されて各回路２、３が起動した後にオンすることが望ましい。

（第１入力電圧検出回路４２）
第１入力電圧検出回路４２は、入力電圧ＶＩＮを図２に示した第１境界電圧ＶＢ１と比較し、比較結果を入力電圧ＶＩＮの検出結果として出力する回路である。

図３に示すように、第１入力電圧検出回路４２は、第１ＭＯＳトランジスタ４０１と、第２ＭＯＳトランジスタ４０２と、第２分圧抵抗４０３と、第１コンパレータ４０４と、第１インバータ４０５と、第２インバータ４０６とを備える。

第１ＭＯＳトランジスタ４０１は、第１分圧抵抗４１の第１分圧ノードＮ４１＿１に対して第１入力電圧検出回路４２を接続または切断するスイッチとして機能する。第１ＭＯＳトランジスタ４０１は、導電型がｎ型である。第１ＭＯＳトランジスタ４０１は、ドレインが第１分圧ノードＮ４１＿１に接続され、ソースが第１コンパレータ４０４の非反転入力端子に接続され、ゲートが第２インバータ４０６の出力端子に接続されている。

第２ＭＯＳトランジスタ４０２は、第１分圧抵抗４１の第２分圧ノードＮ４１＿２に対して第１入力電圧検出回路４２を接続または切断するスイッチとして機能する。第２ＭＯＳトランジスタ４０２は、導電型がｎ型である。第２ＭＯＳトランジスタ４０２は、ドレインが第２分圧ノードＮ４１＿２に接続され、ソースが第１コンパレータ４０４の非反転入力端子に接続され、ゲートが第１インバータ４０５の出力端子に接続されている。

第２分圧抵抗４０３は、第１コンパレータ４０４の反転入力端子に入力される閾値電圧として第５電圧Ｖ５を生成する抵抗である。第５電圧Ｖ５は、第１境界電圧ＶＢ１に相関する電圧である。具体的には、第５電圧Ｖ５は、基準電圧ＶＢＧＲを分圧した電圧であり、かつ、入力電圧ＶＩＮが第１境界電圧ＶＢ１であるときの第４電圧Ｖ４と同じ値を有する。

図３に示すように、第２分圧抵抗４０３は、基準電圧ＶＢＧＲの入力端と接地電位との間において入力端側から順に直列接続された第１抵抗４０７と第２抵抗４０８とを有する。第２分圧抵抗４０３は、第１抵抗４０７と第２抵抗４０８の分圧比にしたがって基準電圧ＶＢＧＲを分圧した第５電圧Ｖ５を生成する。

例えば、入力電圧ＶＩＮが第１境界電圧ＶＢ１である４Ｖのときの第４電圧Ｖ４を０．４Ｖとし、基準電圧ＶＢＧＲを１．２Ｖとする。この場合、分圧比が２：１となるように第１抵抗４０７および第２抵抗４０８の抵抗値を設定すれば、第４電圧Ｖ４と同じ０．４Ｖの第５電圧Ｖ５を生成することができる。

第１コンパレータ４０４は、入力電圧ＶＩＮの値を検出することを目的とし、第４電圧Ｖ４と第５電圧Ｖ５との比較結果を示す信号を第１インバータ４０５と第２インバータ４０６を介し、ロジック回路５１に出力するコンパレータである。第１コンパレータ４０４は、内部電源回路３から供給された内部電源電圧ＶＲＥＧで動作し、非反転入力端子に入力された第４電圧Ｖ４と反転入力端子に入力された第５電圧とを比較する。

第４電圧Ｖ４が第５電圧Ｖ５未満すなわち入力電圧ＶＩＮが第１境界電圧ＶＢ１未満の場合、第１コンパレータ４０４は、ローレベル信号を出力する。一方、第４電圧Ｖ４が第５電圧Ｖ５以上すなわち入力電圧ＶＩＮが第１境界電圧ＶＢ１以上の場合、第１コンパレータ４０４は、ハイレベル信号を出力する。

第４電圧Ｖ４および第５電圧Ｖ５は、入力電圧ＶＩＮまたは基準電圧ＶＢＧＲを分圧した電圧である。このため、第４電圧Ｖ４および第５電圧Ｖ５は、内部電源電圧ＶＲＥＧより小さい。第１コンパレータ４０４の電源電圧ＶＲＥＧより小さい電圧Ｖ４、Ｖ５を比較するため、第１コンパレータ４０４は正常に動作できる。

第１インバータ４０５は、入力端子が第１コンパレータ４０４の出力端子に接続され、出力端子が第２ＭＯＳトランジスタ４０２のゲートおよび第２インバータ４０６の入力端子に接続されている。第１インバータ４０５は、第１コンパレータ４０４からの出力信号の論理を反転した反転信号を第２ＭＯＳトランジスタ４０２のゲートおよび第２インバータ４０６に出力する。

第１コンパレータ４０４の出力信号がローレベルのとき、第２ＭＯＳトランジスタ４０２は、ゲートに第１インバータ４０５からハイレベル信号すなわち閾値電圧Ｖｔｈ以上の電圧が入力されることでオンする。第２ＭＯＳトランジスタ４０２がオンすることで、第１コンパレータ４０４の非反転入力端子は、第１分圧抵抗４１の第２分圧ノードＮ４１＿２に接続される。第２分圧ノードＮ４１＿２に接続されることで、第１コンパレータ４０４の非反転入力端子には、数式（１）に示した第４電圧Ｖ４が入力される。一方、第１コンパレータ４０４の出力信号がハイレベルのとき、第２ＭＯＳトランジスタ４０２は、ゲートに第１インバータ４０５からローレベル信号すなわちＶｔｈ未満の電圧が入力されることでオフする。

第２インバータ４０６は、出力端子が第１ＭＯＳトランジスタ４０１のゲートおよびロジック回路５１に接続されている。第２インバータ４０６は、第１インバータ４０５からの出力信号の論理を反転した第１検出信号ＳＩＧ＿１を第１ＭＯＳトランジスタ４０１のゲートおよびロジック回路５１に出力する。第１検出信号ＳＩＧ＿１は、第１コンパレータ４０４の出力信号と論理が同一である。

第１コンパレータ４０４の出力信号がローレベルのとき、第１ＭＯＳトランジスタ４０１は、ゲートに第２インバータ４０６からローレベルの第１検出信号ＳＩＧ＿１が入力されることでオフする。一方、第１コンパレータ４０４の出力信号がハイレベルのとき、第１ＭＯＳトランジスタ４０１は、ゲートに第２インバータ４０６からハイレベルの第１検出信号ＳＩＧ＿１が入力されることでオンする。第１ＭＯＳトランジスタ４０１がオンすることで、第１コンパレータ４０４の非反転入力端子は、第１分圧抵抗４１の第１分圧ノードＮ４１＿１に接続される。第１分圧ノードＮ４１＿１に接続されることで、第１コンパレータ４０４の非反転入力端子には、数式（２）に示した第４電圧Ｖ４が入力される。

（第２入力電圧検出回路４３）
第２入力電圧検出回路４３は、入力電圧ＶＩＮを図２に示した第２境界電圧ＶＢ２と比較し、比較結果を入力電圧ＶＩＮの検出結果として出力する回路である。

図３に示すように、第２入力電圧検出回路４３は、第２分圧抵抗４０３の代わりに第３分圧抵抗４１０を備える点以外は、第１入力電圧検出回路４２と同様である。以下、第１入力電圧検出回路４２との相違点を中心として第２入力電圧検出回路４３の構成を説明する。

第３分圧抵抗４１０は、第２分圧抵抗４０３と同様に、基準電圧ＶＢＧＲを分圧することで第１コンパレータ４０４の反転入力端子に入力される第５電圧Ｖ５を生成する抵抗である。ただし、第２分圧抵抗４０３と抵抗値は異なる。第３分圧抵抗４１０で生成する第５電圧Ｖ５は、入力電圧ＶＩＮが第２境界電圧ＶＢ２であるときの第４電圧Ｖ４と同じ値を有する。

図３に示すように、第３分圧抵抗４１０は、基準電圧ＶＢＧＲの入力端と接地電位との間において入力端側から順に直列接続された第１抵抗４１１および第２抵抗４１２を有する。第３分圧抵抗４１０は、第２抵抗４１２の分圧比にしたがって基準電圧ＶＢＧＲを分圧した第５電圧Ｖ５を生成する。

例えば、入力電圧ＶＩＮが第２境界電圧ＶＢ２である１０Ｖのときの第４電圧Ｖ４を１．０Ｖとし、基準電圧ＶＢＧＲを１．２Ｖとする。この場合、分圧比が１：５となるように第１抵抗４１１および第２抵抗４１２の抵抗値が設定されていれば、第４電圧Ｖ４と同じ１．０Ｖの第５電圧Ｖ５を得ることができる。

第４電圧Ｖ４が第５電圧Ｖ５未満すなわち入力電圧ＶＩＮが第２境界電圧ＶＢ２未満の場合、第１コンパレータ４０４は、ローレベル信号を出力する。この場合、第１インバータ４０５の出力がハイレベルとなることで、第２ＭＯＳトランジスタ４０２がオンする。また、第２インバータ４０６がローレベルの第２検出信号ＳＩＧ＿２を出力することで、第１ＭＯＳトランジスタ４０１がオフする。

一方、第４電圧Ｖ４が第５電圧Ｖ５以上すなわち入力電圧ＶＩＮが第２境界電圧ＶＢ２以上の場合、第１コンパレータ４０４は、ハイレベル信号を出力する。この場合、第１インバータ４０５の出力がローレベルとなることで、第２ＭＯＳトランジスタ４０２がオフする。また、第２インバータ４０６がハイレベルの第２検出信号ＳＩＧ＿２を出力することで、第１ＭＯＳトランジスタ４０１がオンする。

以上の構成の検出部４は、第１境界電圧ＶＢ１未満の入力電圧ＶＩＮの検出結果を、ローレベルの第１検出信号ＳＩＧ＿１およびローレベルの第２検出信号ＳＩＧ＿２として出力できる。また、検出部４は、第１境界電圧ＶＢ１以上かつ第２境界電圧ＶＢ２未満の入力電圧ＶＩＮの検出結果を、ハイレベルの第１検出信号ＳＩＧ＿１およびローレベルの第２検出信号ＳＩＧ＿２として出力できる。また、検出部４は、第２境界電圧ＶＢ２以上の入力電圧ＶＩＮの検出結果を、ハイレベルの第１検出信号ＳＩＧ＿１およびハイレベルの第２検出信号ＳＩＧ＿２として出力できる。すなわち、検出部４によれば、３つの第１電圧Ｖ１と一対一の対応関係を有するように入力電圧ＶＩＮの検出結果を３通りに振り分けることができる。これにより、入力電圧ＶＩＮに応じた第１電圧Ｖ１を簡便かつ適切に選択できる。

また、入力電圧ＶＩＮが第１境界電圧ＶＢ１を超えたとき、第１コンパレータ４０４の出力はローレベルからハイレベルに切り替わり、第２ＭＯＳトランジスタ４０２がオフし、第１ＭＯＳトランジスタ４０１がオンする。以上の動作により、第１入力電圧検出回路４２の第１コンパレータ４０４に入力される第４電圧Ｖ４の値を、数式（１）の値から数式（２）の値へと増加させる。同様に、入力電圧ＶＩＮが第２境界電圧ＶＢ２を超えたとき、第２入力電圧検出回路４３の第１コンパレータ４０４に入力される第４電圧Ｖ４の値を、数式（１）の値から数式（２）の値へと増加できる。これにより、入力電圧ＶＩＮの値が境界電圧ＶＢ１、ＶＢ２付近で不安定になる場合であっても、第１コンパレータ４０４の出力のばたつきを抑えることができる。

（選択部５）
選択部５は、複数の第１電圧Ｖ１のうち、検出部４で検出された入力電圧ＶＩＮに対応する第１電圧Ｖ１を選択する回路である。選択部５の３つの出力回路５２〜５４は、３つの第１電圧Ｖ１のそれぞれに対応し、対応する第１電圧Ｖ１に相関する第３電圧Ｖ３を出力部６に出力する回路である。本実施形態において、第３電圧Ｖ３は、基準電圧ＶＢＧＲを分圧した電圧であり、かつ、第３電圧Ｖ３を出力する出力回路５２〜５４に対応する第１電圧Ｖ１に対して、０より大きく１より小さい第１定数倍の値を有する。選択部５のロジック回路５１は、検出された入力電圧ＶＩＮに応じて複数の出力回路５２〜５４のうち第３電圧Ｖ３を出力する出力回路５２〜５４を選択する回路である。

（ロジック回路５１）
図３に示すように、ロジック回路５１は、第１ＮＡＮＤゲート５１１と、ＮＯＲゲート５１２と、第２ＮＡＮＤゲート５１３と、第１インバータ５１４と、第１ＡＮＤゲート５１５と、第２ＡＮＤゲート５１６と、第２インバータ５１７とを備える。

第１ＮＡＮＤゲート５１１は、２つの入力端子が入力電圧検出回路４２、４３のそれぞれの第２インバータ４０６の出力端子に接続され、出力端子が第１ＡＮＤゲート５１５の入力端子に接続されている。第１ＮＡＮＤゲート５１１は、第１検出信号ＳＩＧ＿１と第２検出信号ＳＩＧ＿２との否定論理積を示す信号を第１ＡＮＤゲート５１５に出力する。

ＮＯＲゲート５１２は、２つの入力端子が入力電圧検出回路４２、４３のそれぞれの第２インバータ４０６の出力端子に接続され、出力端子が第１ＡＮＤゲート５１５および第１インバータ５１４の入力端子に接続されている。ＮＯＲゲート５１２は、第１検出信号ＳＩＧ＿１と第２検出信号ＳＩＧ＿２との否定論理和を示す信号を第１ＡＮＤゲート５１５および第１インバータ５１４に出力する。

第２ＮＡＮＤゲート５１３は、２つの入力端子が入力電圧検出回路４２、４３のそれぞれの第２インバータ４０６の出力端子に接続され、出力端子が第２ＡＮＤゲート５１６および第２インバータ５１７の入力端子に接続されている。第２ＮＡＮＤゲート５１３は、第１検出信号ＳＩＧ＿１と第２検出信号ＳＩＧ＿２との否定論理積を示す信号を第２ＡＮＤゲート５１６および第２インバータ５１７に出力する。

第１インバータ５１４の出力端子は、第２ＡＮＤゲート５１６の入力端子に接続されている。第１インバータ５１４は、ＮＯＲゲート５１２の出力信号の反転信号を第２ＡＮＤゲート５１６に出力する。

第１ＡＮＤゲート５１５の出力端子は、３つの出力回路５２〜５４のうち第１出力回路５２に接続されている。第１ＡＮＤゲート５１５は、第１ＮＡＮＤゲート５１１の出力信号とＮＯＲゲート５１２の出力信号との論理積を示す信号ＳＩＧ＿Ａを第１出力回路５２に出力する。ハイレベルのＳＩＧ＿Ａは、第１出力回路５２を選択する信号となる。

第２ＡＮＤゲート５１６の出力端子は、３つの出力回路５２〜５４のうち第２出力回路５３に接続されている。第２ＡＮＤゲート５１６は、第１インバータ５１４の出力信号と第２ＮＡＮＤゲート５１３の出力信号との論理積を示す信号ＳＩＧ＿Ｂを第２出力回路５３に出力する。ハイレベルのＳＩＧ＿Ｂは、第２出力回路５３を選択する信号となる。

第２インバータ５１７の出力端子は、３つの出力回路５２〜５４のうち第３出力回路５４に接続されている。第２インバータ５１７は、第２ＮＡＮＤゲート５１３の出力信号の反転信号ＳＩＧ＿Ｃを第３出力回路５４に出力する。ハイレベルのＳＩＧ＿Ｃは、第３出力回路５４を選択する信号となる。

ＳＩＧ＿Ａ、ＳＩＧ＿ＢおよびＳＩＧ＿Ｃは、いずれか１つがハイレベルとなり、その他はローレベルとなる。すなわち、３つの出力回路５２〜５４のうち、いずれか１つが第３電圧Ｖ３を出力する出力回路５２〜５３として選択される。

具体的には、第１検出信号ＳＩＧ＿１および第２検出信号ＳＩＧ＿２がローレベルの場合、ＳＩＧ＿Ａがハイレベルとなり、第１出力回路５２が選択される。また、第１検出信号ＳＩＧ＿１がハイレベルで第２検出信号ＳＩＧ＿２がローレベルの場合、ＳＩＧ＿Ｂがハイレベルとなり、第２出力回路５３が選択される。また、第１検出信号ＳＩＧ＿１および第２検出信号ＳＩＧ＿２がハイレベルの場合、ＳＩＧ＿Ｃがハイレベルとなり、第３出力回路５４が選択される。

（第１出力回路５２）
第１出力回路５２は、３つの第１電圧Ｖ１のうち第１電圧範囲ＶＲＮＧ１に対応する第１電圧Ｖ１を選択し、選択された第１電圧Ｖ１に対応する第３電圧Ｖ３を出力部６に出力する回路である。第１出力回路５２は、第１ＭＯＳトランジスタ５２１と第１分圧抵抗５２２とを備える。

第１ＭＯＳトランジスタ５２１は、導電型がｎ型である。第１ＭＯＳトランジスタ５２１は、ゲートが第１ＡＮＤゲート５１５の出力端子に接続され、ドレインが第１分圧抵抗５２２に接続され、ソースが第２コンパレータ６２（図１参照）の反転入力端子に接続されている。

第１分圧抵抗５２２は、基準電圧ＶＢＧＲを分圧することで、第１出力回路５２に対応する第１電圧Ｖ１に対して０より大きく１より小さい第１定数倍の値を有する第３電圧Ｖ３を生成する抵抗である。図３に示すように、第１分圧抵抗５２２は、基準電圧ＶＢＧＲの入力端と接地電位との間において入力端側から順に直列接続された第１抵抗５２２ａおよび第２抵抗５２２ｂを有する。第１分圧抵抗５２２は、第２抵抗５２２ｂの分圧比にしたがって基準電圧ＶＢＧＲを分圧した第３電圧Ｖ３を生成する。

例えば、第１出力回路５２で選択される第１電圧Ｖ１を４Ｖとし、基準電圧ＶＢＧＲを１．２Ｖとする。この場合、第１抵抗５２２ａを１０００ｋΩ、第２抵抗５２２ｂを２００ｋΩにすれば、第１電圧Ｖ１の第１定数倍の値を有する第３電圧Ｖ３として、４Ｖの第１電圧Ｖ１の０．０５倍を有する０．２Ｖの第３電圧Ｖ３を得ることができる。

第１ＭＯＳトランジスタ５２１は、ゲートに第１ＡＮＤゲート５１５からハイレベルのＳＩＧ＿Ａが入力されることでオンする。第１ＭＯＳトランジスタ５２１がオンすることで、第１分圧抵抗５２２で生成された第３電圧Ｖ３が第１ＭＯＳトランジスタ５２１を通して第２コンパレータ６２に出力される。

（第２出力回路５３）
第２出力回路５３は、３つの第１電圧Ｖ１のうち第２電圧範囲ＶＲＮＧ２に対応する第１電圧Ｖ１を選択し、選択された第１電圧Ｖ１に対応する第３電圧Ｖ３を出力部６に出力する回路である。第２出力回路５３は、第２ＭＯＳトランジスタ５３１と第２分圧抵抗５３２とを備える。

第２ＭＯＳトランジスタ５３１は、導電型がｎ型である。第２ＭＯＳトランジスタ５３１は、ゲートが第２ＡＮＤゲート５１６の出力端子に接続され、ドレインが第２分圧抵抗５３２に接続され、ソースが第２コンパレータ６２の反転入力端子に接続されている。

第２分圧抵抗５３２は、基準電圧ＶＢＧＲを分圧することで、第２出力回路５３に対応する第１電圧Ｖ１の第１定数倍の値を有する第３電圧Ｖ３を生成する抵抗である。図３に示すように、第２分圧抵抗５３２は、基準電圧ＶＢＧＲの入力端と接地電位との間において入力端側から順に直列接続された第１抵抗５３２ａおよび第２抵抗５３２ｂを有する。第２分圧抵抗５３２は、第２抵抗５３２ｂの分圧比にしたがって基準電圧ＶＢＧＲを分圧した第３電圧Ｖ３を生成する。

例えば、第２出力回路５３で選択される第１電圧Ｖ１を６．５Ｖとし、基準電圧ＶＢＧＲを１．２Ｖとする。この場合、第１抵抗５３２ａを８７５ｋΩ、第２抵抗５３２ｂを３２５ｋΩにすれば、第１電圧Ｖ１の第１定数倍を有する第３電圧Ｖ３として、６．５Ｖの第１電圧Ｖ１の０．０５倍を有する０．３２５Ｖの第３電圧Ｖ３を得ることができる。

第２ＭＯＳトランジスタ５３１は、ゲートに第２ＡＮＤゲート５１６からハイレベルのＳＩＧ＿Ｂが入力されることでオンする。第２ＭＯＳトランジスタ５３１がオンすることで、第２分圧抵抗５３２で生成された第３電圧Ｖ３が第２ＭＯＳトランジスタ５３１を通して第２コンパレータ６２に出力される。

（第３出力回路５４）
第３出力回路５４は、３つの第１電圧Ｖ１のうち第３電圧範囲ＶＲＮＧ３に対応する第１電圧Ｖ１を選択し、選択された第１電圧Ｖ１に対応する第３電圧Ｖ３を出力部６に出力する回路である。第３出力回路５４は、第３ＭＯＳトランジスタ５４１と第３分圧抵抗５４２とを備える。

第３ＭＯＳトランジスタ５４１は、導電型がｎ型である。第３ＭＯＳトランジスタ５４１は、ゲートが第２インバータ５１７の出力端子に接続され、ドレインが第３分圧抵抗５４２に接続され、ソースが第２コンパレータ６２の反転入力端子に接続されている。

第３分圧抵抗５４２は、基準電圧ＶＢＧＲを分圧することで、第３出力回路５４に対応する第１電圧Ｖ１の第１定数倍の値を有する第３電圧Ｖ３を生成する抵抗である。図３に示すように、第３分圧抵抗５４２は、基準電圧ＶＢＧＲの入力端と接地電位との間において入力端側から順に直列接続された第１抵抗５４２ａおよび第２抵抗５４２ｂを有する。第３分圧抵抗５４２は、第２抵抗５４２ｂの分圧比で基準電圧ＶＢＧＲを分圧した第３電圧Ｖ３を生成する。

例えば、第３出力回路５４で選択される第１電圧Ｖ１を８．５Ｖとし、基準電圧ＶＢＧＲを１．２Ｖとする。この場合、第１抵抗５４２ａを７７５ｋΩ、第２抵抗５４２ｂを４２５ｋΩにすれば、第１電圧Ｖ１の第１定数倍の値を有する第３電圧Ｖ３として、８．５Ｖの第１電圧Ｖ１の０．０５倍を有する０．４２５Ｖの第３電圧Ｖ３を得ることができる。

第３ＭＯＳトランジスタ５４１は、ゲートに第２インバータ５１７からハイレベルのＳＩＧ＿Ｃが入力されることでオンする。第３ＭＯＳトランジスタ５４１がオンすることで、第３分圧抵抗５４２で生成された第３電圧Ｖ３が第３ＭＯＳトランジスタ５４１を通して第２コンパレータ６２に出力される。

以上の構成の選択部５は、入力電圧ＶＩＮが第１境界電圧ＶＢ１未満の場合に、ロジック回路５１から第１出力回路５２にハイレベルのＳＩＧ＿Ａを出力し、第１出力回路５２から出力部６に第１電圧範囲ＶＲＮＧ１に対応する第１電圧Ｖ１の選択結果Ｖ３を出力できる。また、入力電圧ＶＩＮが第１境界電圧ＶＢ１以上かつ第２境界電圧ＶＢ２未満の場合に、選択部５は、ロジック回路５１から第２出力回路５３にハイレベルのＳＩＧ＿Ｂを出力し、第２出力回路５３から出力部６に第２電圧範囲ＶＲＮＧ２に対応する第１電圧Ｖ１の選択結果Ｖ３を出力できる。また、入力電圧ＶＩＮが第２境界電圧ＶＢ２以上の場合に、選択部５は、ロジック回路５１から第３出力回路５４にハイレベルのＳＩＧ＿Ｃを出力し、第３出力回路５４から出力部６に第３電圧範囲ＶＲＮＧ３に対応する第１電圧Ｖ１の選択結果Ｖ３を出力できる。

したがって、検出部４および選択部５によれば、出力電圧の検出を要することなく、入力電圧ＶＩＮに基づいて入力電圧ＶＩＮに応じた第１電圧Ｖ１を簡便かつ適切に選択できる。

（出力部６）
出力部６は、選択部５で選択された第１電圧Ｖ１で入力電圧ＶＩＮを昇圧したゲート電圧Ｖ２を出力する回路である。出力部６の減算回路６１は、ゲート電圧Ｖ２と入力電圧ＶＩＮとの差分に応じた第６電圧Ｖ６を生成する回路である。第６電圧Ｖ６は、ゲート電圧Ｖ２を第１定数倍に分圧した第７電圧Ｖ７から入力電圧ＶＩＮを第１定数倍に分圧した第８電圧Ｖ８を減じた電圧である。出力部６の昇圧回路６３は、入力電圧ＶＩＮを昇圧する回路である。出力部６の第２コンパレータ６２は、第３電圧と第６電圧とを比較し、比較結果に応じて入力電圧ＶＩＮの昇圧または昇圧停止を指示する昇圧制御信号ＣＮＴを昇圧回路６３に出力するコンパレータである。

図１に示すように、減算回路６１は、電圧ＶＩＮの入力ノードＮｉｎ２と、ゲート電圧Ｖ２の出力ノードＮｏｕｔ１、Ｎｏｕｔ２と、第２コンパレータ６２の非反転入力端子とに接続されている。第２コンパレータ６２の出力端子は、昇圧回路６３の入力端に接続されている。昇圧回路６３の出力端は、ゲート電圧Ｖ２の出力ノードＮｏｕｔ１、Ｎｏｕｔ２に接続されている。

（減算回路６１）
図４は、本実施形態の出力電圧制御回路１の減算回路６１を示す回路図である。図４に示すように、減算回路６１は、第１分圧抵抗６１１と、第２分圧抵抗６１２と、差動増幅回路６１３とを備える。

第１分圧抵抗６１１は、第８電圧Ｖ８を生成する抵抗である。第１分圧抵抗６１１は、電圧ＶＩＮの入力端と接地電位との間において入力端側から順に直列接続された第１抵抗６１１ａおよび第２抵抗６１１ｂを有する。第１分圧抵抗６１１は、第２抵抗６１１ｂの分圧比にしたがって入力電圧ＶＩＮを第１定数倍に分圧した第８電圧Ｖ８を生成する。

第２分圧抵抗６１２は、第７電圧Ｖ７を生成する抵抗である。第２分圧抵抗６１２は、ゲート電圧Ｖ２の入力端と接地電位との間において入力端側から順に直列接続された第１抵抗６１２ａおよび第２抵抗６１２ｂを有する。第２分圧抵抗６１２は、第２抵抗６１２ｂの分圧比でゲート電圧Ｖ２を第１定数倍に分圧した第７電圧Ｖ７を生成する。

差動増幅回路６１３は、第７電圧Ｖ７から第８電圧Ｖ８を減じることで第６電圧を生成する回路である。差動増幅回路６１３は、オペアンプＡと、第１〜第４抵抗Ｒ１〜Ｒ４とを有する。オペアンプＡは、反転入力端子が第１分圧抵抗６１１の分圧ノードＮ６１１に接続され、非反転入力端子が第２分圧抵抗６１２の分圧ノードＮ６１２に接続され、出力端子が第２コンパレータ６２の入力端子に接続されている。オペアンプＡは、内部電源電圧ＶＲＥＧで動作してもよい。

第１抵抗Ｒ１は、第１分圧抵抗６１１の分圧ノードＮ６１１とオペアンプＡの反転入力端子との間に接続されている。第２抵抗Ｒ２は、一端が第１抵抗Ｒ１とオペアンプＡの反転入力端子との間のノードＮｍに接続され、他端がオペアンプＡの出力端子に接続されている。第３抵抗Ｒ３は、第２分圧抵抗６１２の分圧ノードＮ６１２とオペアンプＡの非反転入力端子との間に接続されている。第４抵抗Ｒ４は、一端が第３抵抗Ｒ３とオペアンプＡの非反転入力端子との間のノードＮｐに接続され、他端が接地電位に接続されている。第１〜第４抵抗Ｒ１〜Ｒ４の抵抗値は同一である。第１〜第４抵抗Ｒ１〜Ｒ４の抵抗値は、例えば２ＭΩであってもよい。

差動増幅回路６１３では、オペアンプＡの反転増幅に関して次式が成立する。

但し、数式（３）において、Ｒ１は第１抵抗Ｒ１の抵抗値、Ｒ２は第２抵抗Ｒ２の抵抗値、Ｖ６は第６電圧Ｖ６の電圧値、Ｖ８は第８電圧Ｖ８の電圧値、ＶｍはノードＮｍの電圧値である（以下、同様）。

また、差動増幅回路６１３では、オペアンプＡの非反転増幅に関して次式が成立する。

但し、数式（４）において、Ｒ３は第３抵抗Ｒ３の抵抗値、Ｒ４は第４抵抗Ｒ４の抵抗値、Ｖ７は第７電圧Ｖ７の電圧値、ＶｐはノードＮｐの電圧値である（以下、同様）。

ここで、Ｒ１＝Ｒ２であるため、数式（３）は、次式のように変形できる。

Ｒ３＝Ｒ４であり、また、オペアンプＡのイマジナリショートによりＶｐ＝Ｖｍであるため、数式（４）は、次式のように変形できる。

数式（５）、数式（６）より、次式が成立する。

オペアンプＡは、数式（７）に示される値の第６電圧Ｖ６を第２コンパレータ６２の反転入力端子に出力する。

（第２コンパレータ６２）
第２コンパレータ６２は、内部電源電圧ＶＲＥＧで動作し、反転入力端子に入力された第３電圧Ｖ３と、非反転入力端子に入力された第６電圧Ｖ６とを比較する。

第３電圧Ｖ３が第６電圧Ｖ６より大きい場合、第２コンパレータ６２は、入力電圧ＶＩＮの昇圧を指示するローレベルの昇圧制御信号ＣＮＴを昇圧回路６３に出力する。

一方、第６電圧Ｖ６が第３電圧Ｖ３より大きい場合、第２コンパレータ６２は、入力電圧ＶＩＮの昇圧停止を指示するハイレベルの昇圧制御信号ＣＮＴを昇圧回路６３に出力する。

第２コンパレータ６２によれば、ゲート電圧Ｖ２と入力電圧ＶＩＮとの差分に応じた第６電圧Ｖ６に基づいて、ゲート電圧Ｖ２が入力電圧ＶＩＮに対して選択部５で選択された第１電圧Ｖ１分の上昇を示しているか否かを判断できる。そして、昇圧が足りない場合すなわちＶ３＞Ｖ６の場合には、昇圧を継続させ、昇圧が十分な場合すなわちＶ６＞Ｖ３の場合には、昇圧を停止させることができる。昇圧を停止させることで、ゲート電圧Ｖ２がＭＯＳトランジスタＭ１、Ｍ２の耐圧を超えてしまうことを防止できる。

また、既述したように、第３電圧Ｖ３は基準電圧ＶＢＧＲを分圧した電圧である。また、第６電圧Ｖ６は、ゲート電圧Ｖ２を分圧した電圧Ｖ７と入力電圧ＶＩＮを分圧した電圧Ｖ８との差分である。このため、第３電圧Ｖ３および第６電圧Ｖ６は、内部電源電圧ＶＲＥＧより小さい。第２コンパレータ６２の電源電圧ＶＲＥＧより小さい電圧Ｖ３、Ｖ６を比較するため、第２コンパレータ６２は正常に動作できる。

（昇圧回路６３）
図５は、本実施形態の出力電圧制御回路１の昇圧回路６３を示すブロック図である。図５に示すように、昇圧回路６３は、発振回路６４とチャージポンプ回路６５とを備える。発振回路６４は、第２コンパレータ６２からの昇圧制御信号ＣＮＴに応じてチャージポンプ回路６５を駆動するクロックパルスを生成する回路である。チャージポンプ回路６５は、発振回路６４からのクロックパルスに応じて入力電圧ＶＩＮを選択部５が選択した第１電圧Ｖ１で昇圧する回路である。発振回路６４は、入力端が第２コンパレータ６２の出力端子に接続され、出力端がチャージポンプ回路６５の入力端に接続されている。チャージポンプ回路６５の出力端は、ゲート電圧Ｖ２の出力ノードＮｏｕｔ１、Ｎｏｕｔ２に接続されている。

図６は、本実施形態の出力電圧制御回路１の発振回路６４を示す回路図である。図６に示すように、発振回路６４は、例えばリングオシレータである。

発振回路６４は、入力側から順に直列接続された第１インバータ６４１、ＮＡＮＤゲート６４２、第２インバータ６４３、第３インバータ６４４および第４インバータ６４５と、これらの論理ゲート６４１〜６４５に接続された定電流源６４６とを備える。発振回路６４は、第３インバータ６４４の出力端子がＮＡＮＤゲート６４２の第２入力端子に接続されたリング構造を有する。論理ゲート６４１〜６４５は、それぞれが不図示のＣＭＯＳで構成されている。論理ゲート６４１〜６４５の動作電流を制限して発振周波数を可変とするため、定電流源６４６は、論理ゲート６４１〜６４５を構成するＣＭＯＳの電流経路に接続されている。

第１インバータ６４１に昇圧を指示するローレベルの昇圧制御信号ＣＮＴが入力された場合、ＮＡＮＤゲート６４２の第１入力端子はハイレベルとなる。この場合、ＮＡＮＤゲート６４２の第２入力端子のレベルの変化に応じてＮＡＮＤゲート６４２の出力端子のレベルも変化する。したがって、昇圧制御信号ＣＮＴがローレベルのとき、発振回路６４は発振してクロックパルスを発生させる。クロックパルスを発生させることで、チャージポンプ回路６５を駆動できる。

一方、第１インバータ６４１に昇圧停止を指示するハイレベルの昇圧制御信号ＣＮＴが入力された場合、ＮＡＮＤゲート６４２の第１入力端子はローレベルとなる。この場合、ＮＡＮＤゲート６４２の第２入力端子のレベルの変化にかかわらずＮＡＮＤゲート６４２の出力端子はハイレベルに固定される。したがって、昇圧制御信号ＣＮＴがハイレベルのとき、発振回路６４は発振せずクロックパルスを発生させない。クロックパルスを発生させないことで、チャージポンプ回路６５の駆動を停止できる。

また、発振回路６４では、定電流源６４６の定電流を増加させることで、論理ゲート６４１〜６４５の遅延時間を短縮できる。遅延時間を短縮することで、発振回路６４の発振周波数を増加できる。発振周波数を増加できることで、昇圧速度を増加できる。定電流源６４６の電流は、外部回路からの制御信号で制御してもよく、または、内部のロジック回路からの制御信号で制御してもよい。また、発振回路６４の発振周波数は、例えば４．４ＭＨｚに設定されてもよい。

図７は、本実施形態の出力電圧制御回路１のチャージポンプ回路６５を示す回路図である。図７に示すように、チャージポンプ回路６５は、例えばディクソン型チャージポンプである。

図７に示すように、チャージポンプ回路６５は、第１〜第６整流素子Ｄ１〜Ｄ６と、第１〜第５キャパシタＣ１〜Ｃ５と、第１〜第６インバータ６５１〜６５６とを備える。第１〜第５キャパシタＣ１〜Ｃ５の容量は、例えば１０ｐＦであってもよい。

第１〜第６整流素子Ｄ１〜Ｄ６は、電圧ＶＩＮの入力ノードＮｉｎ３とゲート電圧Ｖ２の出力ノードＮｏｕｔ１、Ｎｏｕｔ２との間において直列接続されている。第１〜第６整流素子Ｄ１〜Ｄ６は、ダイオード接続されたＭＯＳトランジスタであってもよい。

第１キャパシタＣ１は、一端が第３キャパシタＣ３および第５キャパシタＣ５の一端に接続され、他端が第１整流素子Ｄ１と第２整流素子Ｄ２との間に接続されている。第３キャパシタＣ３の他端は、第３整流素子Ｄ３と第４整流素子Ｄ４との間に接続されている。第５キャパシタＣ５の他端は、第５整流素子Ｄ５と第６整流素子Ｄ６との間に接続されている。

第２キャパシタＣ２は、一端が第４キャパシタＣ４の一端に接続され、他端が第２整流素子Ｄ２と第３整流素子Ｄ３との間に接続されている。第４キャパシタＣ４の他端は、第４整流素子Ｄ４と第５整流素子Ｄ５との間に接続されている。

第１〜第４インバータ６５１〜６５４は、発振回路６４の出力端子と第１、第３、第５キャパシタＣ１、Ｃ３、Ｃ５の一端との間において直列接続されている。第１〜第４インバータ６５１〜６５４は、発振回路６４から出力されたクロックパルスと同一論理のクロックパルスＣＬＫ１を第１、第３、第５キャパシタＣ１、Ｃ３、Ｃ５に入力する。

第５、第６インバータ６５５、６５６は、第１インバータ６５１の出力端子と第２、第４キャパシタＣ２、Ｃ４の一端との間において直列接続されている。第５、第６インバータ６５５、６５６は、発振回路６４から出力されたクロックパルスの論理を反転したクロックパルスＣＬＫ２を第２、第４キャパシタＣ２、Ｃ４に入力する。

例えば、入力電圧ＶＩＮによって第１キャパシタＣ１に電荷が蓄積された状態で、第４インバータ６５４から第１キャパシタＣ１にハイレベルのクロックパルスＣＬＫ１が入力されると、蓄積された電荷は第１キャパシタＣ１の他端に押し出される。このとき、第１キャパシタＣ１に隣り合う第２キャパシタＣ２には、第６インバータ６５６からローレベルのクロックパルスＣＬＫ２が入力されている。このため、第１キャパシタＣ１から押し出された電荷は、第２キャパシタＣ２に引き込まれて蓄積される。クロックパルスの論理が反転すると、第２キャパシタＣ２に蓄積された電荷は第２キャパシタＣ２から押し出されて下流の第３キャパシタＣ３に蓄積される。このような動作を繰り返すことで、最も下流の第５キャパシタＣ５の電荷の蓄積量が増加していく。そして、第５キャパシタＣ５の電荷が放電されることで、入力電圧ＶＩＮが昇圧される。

（動作例）
次に、以上のように構成された出力電圧制御回路１の具体的な動作例について説明する。図８は、本実施形態の出力電圧制御回路１の真理値表を示す図である。出力電圧制御回路１は、入力電圧ＶＩＮに応じて図８の真理値表にしたがって動作する。以下、入力電圧ＶＩＮの場合を分けて出力電圧制御回路１の動作例を説明する。なお、以下に説明する動作例では、出力電圧制御回路１は次の条件を満足しているものとする。

第１境界電圧ＶＢ１：４Ｖ
第２境界電圧ＶＢ２：１０Ｖ
第１電圧範囲ＶＲＮＧ１に対応付けられた第１電圧Ｖ１：４Ｖ
第２電圧範囲ＶＲＮＧ２に対応付けられた第１電圧Ｖ１：６．５Ｖ
第３電圧範囲ＶＲＮＧ３に対応付けられた第１電圧Ｖ１：８．５Ｖ
第１分圧抵抗４１：Ｒ１＝４４５０ｋΩ、Ｒ２＝５０ｋΩ、Ｒ３＝５００ｋΩ
第１入力電圧検出回路４２の第５電圧Ｖ５：０．４Ｖ
第２入力電圧検出回路４３の第５電圧Ｖ５：１．０Ｖ
第３電圧Ｖ３：第１電圧Ｖ１の０．０５倍
第７電圧Ｖ７：ゲート電圧Ｖ２の０．０５倍
第８電圧Ｖ８：入力電圧ＶＩＮの０．０５倍

（入力電圧ＶＩＮが３Ｖの場合）
先ず、出力電圧制御回路１が起動された直後の初期状態において、入力電圧検出回路４２、４３の第２ＭＯＳトランジスタ４０２はオフしている。このため、入力電圧検出回路４２、４３の第１コンパレータ４０４の非反転入力は０Ｖとなる。一方、入力電圧検出回路４２、４３の第１コンパレータ４０４の反転入力端子には、０．４Ｖ、１．０Ｖの第５電圧Ｖ５が入力されている。このため、入力電圧検出回路４２、４３の第１コンパレータ４０４の出力はローレベルとなる。第１コンパレータ４０４の出力がローレベルであることで、第１インバータ４０５の出力すなわち第２ＭＯＳトランジスタ４０２のゲートはハイレベルとなり、第２ＭＯＳトランジスタ４０２はオンする。第２ＭＯＳトランジスタ４０２がオンすることで、第１コンパレータ４０４の非反転入力端子には、第３抵抗Ｒ３の分圧比０．１で３Ｖの入力電圧ＶＩＮを分圧した０．３Ｖの第４電圧Ｖ４が入力される。このとき、第２インバータ４０６の出力はローレベルであるので、第１ＭＯＳトランジスタ４０１はオフしている。

第１入力電圧検出回路４２の第１コンパレータ４０４は、入力された０．３Ｖの第４電圧Ｖ４を、０．４Ｖの第５電圧Ｖ５と比較する。第４電圧Ｖ４が第５電圧Ｖ５より小さいので、第１コンパレータ４０４の出力はローレベルとなる。これにより、第２ＭＯＳトランジスタ４０２はオンし、第１ＭＯＳトランジスタ４０１はオフし、第１検出信号ＳＩＧ＿１はローレベルＬとなる。

第２入力電圧検出回路４３の第１コンパレータ４０４は、入力された０．３Ｖの第４電圧Ｖ４を、１．０Ｖの第５電圧Ｖ５と比較する。第４電圧Ｖ４が第５電圧Ｖ５より小さいので、第１コンパレータ４０４の出力はローレベルとなる。これにより、第２ＭＯＳトランジスタ４０２はオンし、第１ＭＯＳトランジスタ４０１はオフし、第２検出信号ＳＩＧ＿２はローレベルＬとなる。

したがって、図８に示すように、入力電圧ＶＩＮが４Ｖより小さい３Ｖのときは、第１検出信号ＳＩＧ＿１および第２検出信号ＳＩＧ＿２の双方がローレベルＬとなる。

ローレベルＬの第１検出信号ＳＩＧ＿１および第２検出信号ＳＩＧ＿２は、ロジック回路５１の第１ＮＡＮＤゲート５１１、ＮＯＲゲート５１２、第２ＮＡＮＤゲート５１３に入力される。

ローレベルＬのＳＩＧ＿１、ＳＩＧ＿２が入力されることで、第１ＮＡＮＤゲート５１１は、第１ＡＮＤゲート５１５にハイレベル信号を出力する。また、ＮＯＲゲート５１２は、第１ＡＮＤゲート５１５および第１インバータ５１４にハイレベル信号を出力する。ハイレベル信号が入力されることで、第１インバータ５１４は、第２ＡＮＤゲート５１６にローレベル信号を出力する。また、第２ＮＡＮＤゲート５１３は、第２ＡＮＤゲート５１６および第２インバータ５１７にハイレベル信号を出力する。

第１ＮＡＮＤゲート５１１およびＮＯＲゲート５１２からハイレベル信号が入力されることで、第１ＡＮＤゲート５１５は、第１出力回路５２の第１ＭＯＳトランジスタ５２１に、ハイレベルＨのＳＩＧ＿Ａを出力する。

第１インバータ５１４からローレベル信号が入力され、第２ＮＡＮＤゲート５１３からハイレベル信号が入力されることで、第２ＡＮＤゲート５１６は、第２出力回路５３の第２ＭＯＳトランジスタ５３１に、ローレベルＬのＳＩＧ＿Ｂを出力する。

第２ＮＡＮＤゲート５１３からハイレベル信号が入力されることで、第２インバータ５１７は、第３出力回路５４の第３ＭＯＳトランジスタ５４１に、ローレベルＬのＳＩＧ＿Ｃを出力する。

したがって、図８に示すように、入力電圧ＶＩＮが４Ｖより小さい３Ｖのときは、ＳＩＧ＿ＡがハイレベルＨとなり、ＳＩＧ＿ＢがローレベルＬとなり、ＳＩＧ＿ＣがローレベルＬとなる。

ＳＩＧ＿Ａがハイレベルであることで、第１出力回路５２は、選択した４Ｖの第１電圧Ｖ１の０．０５倍である０．２Ｖの第３電圧Ｖ３を第２コンパレータ６２の反転入力端子に出力する。

このとき、第２コンパレータ６２の非反転入力である第６電圧Ｖ６は０Ｖであるため、第２コンパレータ６２は、昇圧を指示するローレベルの昇圧制御信号ＣＮＴを発振回路６４に出力する。これにより、発振回路６４はチャージポンプ回路６５にクロックパルスを出力する。クロックパルスが入力されることで、チャージポンプ回路６５は入力電圧ＶＩＮを昇圧したゲート電圧Ｖ２の出力を開始する。

ゲート電圧Ｖ２の出力が開始されると、ゲート電圧Ｖ２を０．０５倍した第７電圧Ｖ７と３Ｖの入力電圧ＶＩＮを０．０５倍した第８電圧Ｖ８との差分である第６電圧Ｖ６は、０Ｖより大きくなる。しかし、昇圧開始当初は、第６電圧Ｖ６の値は０．２Ｖの第３電圧Ｖ３より小さい。このため、昇圧開始当初は、第２コンパレータ６２は、ローレベルの昇圧制御信号ＣＮＴを出力し続け、昇圧回路６３は、入力電圧ＶＩＮを昇圧し続ける。

入力電圧ＶＩＮの昇圧が進行して、ゲート電圧Ｖ２が入力電圧ＶＩＮに対して選択された第１電圧Ｖ１である４Ｖ大きくなった時点で、第６電圧Ｖ６は、第３電圧Ｖ３より大きくなる。第６電圧Ｖ６が第３電圧Ｖ３より大きくなることで、第２コンパレータ６２は、昇圧停止を指示するハイレベルの昇圧制御信号ＣＮＴを発振回路６４に出力する。これにより、発振回路６４はチャージポンプ回路６５へのクロックパルスの出力を停止する。クロックパルスの入力が停止されることで、チャージポンプ回路６５は入力電圧ＶＩＮの昇圧を停止する。

以上のようにして、入力電圧ＶＩＮが４Ｖより小さい３Ｖのときは、入力電圧ＶＩＮより４Ｖ高い７Ｖのゲート電圧Ｖ２を得ることができる。

（入力電圧ＶＩＮが５Ｖの場合）
入力電圧ＶＩＮが５Ｖのとき、第１コンパレータ４０４の非反転入力端子には、第３抵抗Ｒ３の分圧比０．１で５Ｖの入力電圧ＶＩＮを分圧した０．５Ｖの第４電圧Ｖ４が入力される。

第１入力電圧検出回路４２の第１コンパレータ４０４は、入力された０．５Ｖの第４電圧Ｖ４を、０．４Ｖの第５電圧Ｖ５と比較する。第４電圧Ｖ４が第５電圧Ｖ５より大きいので、第１コンパレータ４０４の出力はハイレベルとなる。また、第１インバータ４０５の出力はローレベルとなり、第２インバータ４０６の出力はハイレベルとなる。これにより、第２ＭＯＳトランジスタ４０２はオフし、第１ＭＯＳトランジスタ４０１はオンし、第１検出信号ＳＩＧ＿１はハイレベルＨとなる。

第２入力電圧検出回路４３の第１コンパレータ４０４は、入力された０．５Ｖの第４電圧Ｖ４を、１．０Ｖの第５電圧Ｖ５と比較する。第４電圧Ｖ４が第５電圧Ｖ５より小さいので、第１コンパレータ４０４の出力はローレベルとなる。また、第１インバータ４０５の出力はハイレベルとなり、第２インバータ４０６の出力はローレベルとなる。これにより、第２ＭＯＳトランジスタ４０２はオンし、第１ＭＯＳトランジスタ４０１はオフし、第２検出信号ＳＩＧ＿２はローレベルＬとなる。

したがって、図８に示すように、入力電圧ＶＩＮが４Ｖ以上かつ１０Ｖ未満の５Ｖのときは、第１検出信号ＳＩＧ＿１がハイレベルＨとなり、第２検出信号ＳＩＧ＿２がローレベルＬとなる。

ハイレベルＨの第１検出信号ＳＩＧ＿１およびローレベルの第２検出信号ＳＩＧ＿２は、ロジック回路５１の第１ＮＡＮＤゲート５１１、ＮＯＲゲート５１２、第２ＮＡＮＤゲート５１３に入力される。

ハイレベルＨのＳＩＧ＿１と、ローレベルのＳＩＧ＿２が入力されることで、第１ＮＡＮＤゲート５１１は、第１ＡＮＤゲート５１５にハイレベル信号を出力する。また、ＮＯＲゲート５１２は、第１ＡＮＤゲート５１５および第１インバータ５１４にローレベル信号を出力する。ローレベル信号が入力されることで、第１インバータ５１４は、第２ＡＮＤゲート５１６にハイレベル信号を出力する。また、第２ＮＡＮＤゲート５１３は、第２ＡＮＤゲート５１６および第２インバータ５１７にハイレベル信号を出力する。

第１ＮＡＮＤゲート５１１からハイレベル信号が入力され、ＮＯＲゲート５１２からローレベル信号が入力されることで、第１ＡＮＤゲート５１５は、第１出力回路５２の第１ＭＯＳトランジスタ５２１に、ローレベルＬのＳＩＧ＿Ａを出力する。

第１インバータ５１４からハイレベル信号が入力され、第２ＮＡＮＤゲート５１３からハイレベル信号が入力されることで、第２ＡＮＤゲート５１６は、第２出力回路５３の第２ＭＯＳトランジスタ５３１に、ハイレベルＨのＳＩＧ＿Ｂを出力する。

したがって、図８に示すように、入力電圧ＶＩＮが４Ｖ以上かつ１０Ｖ未満の５Ｖのときは、ＳＩＧ＿ＡがローレベルＬとなり、ＳＩＧ＿ＢがハイレベルＨとなり、ＳＩＧ＿ＣがローレベルＬとなる。

ＳＩＧ＿Ｂがハイレベルであることで、第２出力回路５３は、選択した６．５Ｖの第１電圧Ｖ１の０．０５倍である０．３２５Ｖの第３電圧Ｖ３を第２コンパレータ６２の反転入力端子に出力する。

この場合、ゲート電圧Ｖ２が入力電圧ＶＩＮよりも選択された第１電圧Ｖ１である６．５Ｖ大きくなるまでは、第６電圧Ｖ６の値が第３電圧Ｖ３の値０．３２５Ｖより小さい値となる。このため、ゲート電圧Ｖ２が入力電圧ＶＩＮよりも６．５Ｖ大きくなるまでは、入力電圧ＶＩＮが昇圧され続ける。

入力電圧ＶＩＮの昇圧が進行して、ゲート電圧Ｖ２が入力電圧ＶＩＮより６．５Ｖ大きくなった時点で、第６電圧Ｖ６が第３電圧Ｖ３より大きくなり、入力電圧ＶＩＮの昇圧が停止される。

以上のようにして、入力電圧ＶＩＮが４Ｖ以上かつ１０Ｖ未満の５Ｖのときは、入力電圧ＶＩＮより６．５Ｖ高い１１．５Ｖのゲート電圧Ｖ２を得ることができる。

なお、入力電圧ＶＩＮが５Ｖから４Ｖに減少する場合、第４電圧Ｖ４が数式（２）の値をとっているため、入力電圧ＶＩＮが４Ｖになっても第４電圧Ｖ４は第５電圧Ｖ５以上のレベルとなる。したがって、入力電圧ＶＩＮが４Ｖに減少しても依然として６．５Ｖの第１電圧Ｖ１が選択される。入力電圧ＶＩＮが３．６４Ｖまで下がったとき、第４電圧Ｖ４が第５電圧Ｖ５より小さくなり、４Ｖの第１電圧Ｖ１が選択される。すなわち、入力電圧ＶＩＮの減少時には、ヒステリシスによって、第１コンパレータ４０４の出力を反転させるのに要する入力電圧ＶＩＮが、電圧増加時の４Ｖから３．６４Ｖに減少している。

（入力電圧ＶＩＮが１２Ｖの場合）
入力電圧ＶＩＮが１２Ｖのとき、第１コンパレータ４０４の非反転入力端子には、第３抵抗Ｒ３の分圧比０．１で１２Ｖの入力電圧ＶＩＮを分圧した１．２Ｖの第４電圧Ｖ４が入力される。

第１入力電圧検出回路４２の第１コンパレータ４０４は、入力された１．２Ｖの第４電圧Ｖ４を、０．４Ｖの第５電圧Ｖ５と比較する。第４電圧Ｖ４が第５電圧Ｖ５より大きいので、第１コンパレータ４０４の出力はハイレベルとなる。また、第１インバータ４０５の出力はローレベルとなり、第２インバータ４０６の出力はハイレベルとなる。これにより、第２ＭＯＳトランジスタ４０２はオフし、第１ＭＯＳトランジスタ４０１はオンし、第１検出信号ＳＩＧ＿１はハイレベルＨとなる。

第２入力電圧検出回路４３の第１コンパレータ４０４は、入力された１．２Ｖの第４電圧Ｖ４を、１．０Ｖの第５電圧Ｖ５と比較する。第４電圧Ｖ４が第５電圧Ｖ５より大きいので、第１コンパレータ４０４の出力はハイレベルとなる。また、第１インバータ４０５の出力はローレベルとなり、第２インバータ４０６の出力はハイレベルとなる。これにより、第２ＭＯＳトランジスタ４０２はオフし、第１ＭＯＳトランジスタ４０１はオンし、第２検出信号ＳＩＧ＿２はハイレベルＨとなる。

したがって、図８に示すように、入力電圧ＶＩＮが１０Ｖ以上の１２Ｖのときは、第１検出信号ＳＩＧ＿１および第２検出信号ＳＩＧ＿２の双方がハイレベルＨとなる。

ハイレベルＨの第１検出信号ＳＩＧ＿１および第２検出信号ＳＩＧ＿２は、ロジック回路５１の第１ＮＡＮＤゲート５１１、ＮＯＲゲート５１２、第２ＮＡＮＤゲート５１３に入力される。

ハイレベルＨのＳＩＧ＿１およびＳＩＧ＿２が入力されることで、第１ＮＡＮＤゲート５１１は、第１ＡＮＤゲート５１５にローレベル信号を出力する。また、ＮＯＲゲート５１２は、第１ＡＮＤゲート５１５および第１インバータ５１４にローレベル信号を出力する。ローレベル信号が入力されることで、第１インバータ５１４は、第２ＡＮＤゲート５１６にハイレベル信号を出力する。また、第２ＮＡＮＤゲート５１３は、第２ＡＮＤゲート５１６および第２インバータ５１７にローレベル信号を出力する。

第１ＮＡＮＤゲート５１１からローレベル信号が入力され、ＮＯＲゲート５１２からローレベル信号が入力されることで、第１ＡＮＤゲート５１５は、第１出力回路５２の第１ＭＯＳトランジスタ５２１に、ローレベルＬのＳＩＧ＿Ａを出力する。

第１インバータ５１４からハイレベル信号が入力され、第２ＮＡＮＤゲート５１３からローレベル信号が入力されることで、第２ＡＮＤゲート５１６は、第２出力回路５３の第２ＭＯＳトランジスタ５３１に、ローレベルＬのＳＩＧ＿Ｂを出力する。

第２ＮＡＮＤゲート５１３からローレベル信号が入力されることで、第２インバータ５１７は、第３出力回路５４の第３ＭＯＳトランジスタ５４１に、ハイレベルＨのＳＩＧ＿Ｃを出力する。

したがって、図８に示すように、入力電圧ＶＩＮが１０Ｖ以上の１２Ｖのときは、ＳＩＧ＿ＡがローレベルＬとなり、ＳＩＧ＿ＢがローレベルＬとなり、ＳＩＧ＿ＣがハイレベルＨとなる。

ＳＩＧ＿Ｃがハイレベルであることで、第３出力回路５４は、選択した８．５Ｖの第１電圧Ｖ１の０．０５倍である０．４２５Ｖの第３電圧Ｖ３を第２コンパレータ６２の反転入力端子に出力する。

この場合、ゲート電圧Ｖ２が入力電圧ＶＩＮよりも選択された第１電圧Ｖ１である８．５Ｖ大きくなるまでは、第６電圧Ｖ６の値が第３電圧Ｖ３の値０．４２５Ｖより小さい値となる。このため、ゲート電圧Ｖ２が入力電圧ＶＩＮよりも８．５Ｖ大きくなるまでは、入力電圧ＶＩＮが昇圧され続ける。

入力電圧ＶＩＮの昇圧が進行して、ゲート電圧Ｖ２が入力電圧ＶＩＮよりも８．５Ｖ大きくなった時点で、第６電圧Ｖ６が第３電圧Ｖ３より大きくなり、入力電圧ＶＩＮの昇圧が停止される。

以上のようにして、入力電圧ＶＩＮが１０Ｖ以上の１２Ｖのときは、入力電圧ＶＩＮより８．５Ｖ高い２０．５Ｖのゲート電圧Ｖ２を得ることができる。

もし、外付けのＭＯＳトランジスタＭ１、Ｍ２の出力電圧ＶＯＵＴに基づいて昇圧回路６３の昇圧動作を制御する場合、出力電圧ＶＯＵＴの検出端子をチップ内に設ける必要がある。チップ内に出力電圧ＶＯＵＴの検出端子を設ける場合、チップ面積が増加してしまう。

製品はチップ上に直接ボールをマウントした構成（ＷＣＳＰ）と、リードフレームにチップを載せ、ワイヤで結線し、樹脂封した構成（ＱＦＮ）の2種類がある。出力電圧ＶＯＵＴの検出端子を設けた場合、ＷＣＳＰではボール数が６から９に増加し、面積は１．５倍程度になる。同様に、ＱＦＮでは、ＰＩＮ数が６から８に増加し、面積は１．３３倍程度になる。

また、外付けＭＯＳトランジスタＭ１、Ｍ２は製品であり、後者の樹脂封しタイプを想定している。

これに対して、本実施形態では、入力電圧ＶＩＮの検出結果に基づいて、入力電圧ＶＩＮに応じた適切な第１電圧Ｖ１を選択し、選択された第１電圧Ｖ１で入力電圧ＶＩＮを昇圧できる。これにより、チップおよび製品のサイズを抑制でき、かつ、昇圧を効率的に行うことができる。

また、本実施形態では、第１電圧Ｖ１として、入力電圧ＶＩＮに応じて値がリニアに変化する電圧ではなく、所定の電圧範囲ＶＲＮＧ１〜３に応じて値が段階的に変化する電圧を用いている。段階的に変化する第１電圧Ｖ１を用いることで、リニアに変化する第１電圧Ｖ１を用いる場合に比べて回路構成および制御を簡素化できる。

したがって、本実施形態によれば、チップおよび製品のサイズを低減できる。

（変形例）
次に、本実施形態の変形例として、第１電圧Ｖ１の選択肢を増やした変形例について説明する。なお、本変形例において、図１〜図８に示した構成に対応する構成については、同一の符号を用いて重複した説明を省略する。図９は、本実施形態の変形例の出力電圧制御回路１の第１電圧を示す図である。

上述の実施形態では、３つの第１電圧Ｖ１を用いて入力電圧ＶＩＮを昇圧していた。これに対して、本変形例では、４つの電圧範囲ＶＲＮＧ１〜ＶＲＮＧ４のそれぞれに対応した４つの第１電圧Ｖ１を用いて入力電圧ＶＩＮを昇圧する。一例として、図９に示すように、４Ｖ、６．５Ｖ、８．５Ｖおよび１２Ｖの４つの第１電圧Ｖ１を用いることができる。また、４つの第１電圧を用いるため、本変形例では、４つの電圧範囲ＶＲＮＧ１〜ＶＲＮＧ４の境界である３つの境界電圧ＶＢ１〜ＶＢ３を用いて入力電圧ＶＩＮを検出する。一例として、図９に示すように、４Ｖ、１０Ｖおよび１６Ｖの３つの境界電圧ＶＢ１〜３を用いることができる。

図１０は、本実施形態の変形例を示す出力電圧制御回路１のブロック図である。４つの第１電圧Ｖ１を選択するため、図１０に示すように、本変形例の出力電圧制御回路１は、図１の構成に加えて、更に、第３入力電圧検出回路４４と、第４出力回路５５とを備える。また、本変形例のロジック回路５１は、図３に示した構成と異なる構成を有する。

第３入力電圧検出回路４４は、入力電圧ＶＩＮを３つの境界電圧のうち第３境界電圧ＶＢ３と比較し、比較結果を入力電圧ＶＩＮの検出結果として出力する回路である。第３入力電圧検出回路４４の構成は、第１コンパレータ４０４の反転入力端子に入力される第５電圧Ｖ５が異なること以外は、他の入力電圧検出回路４２、４３と同様である。

第３入力電圧検出回路４４における第５電圧Ｖ５は、基準電圧ＶＢＧＲを分圧した電圧であり、入力電圧ＶＩＮが第３境界電圧ＶＢ３であるときの第４電圧Ｖ４と同じ値を有する。

第３入力電圧検出回路４４は、第４電圧Ｖ４と第５電圧Ｖ５との比較結果に応じた第３検出信号ＳＩＧ＿３を出力する。例えば、入力電圧ＶＩＮが第３境界電圧ＶＢ３の一例である１６Ｖ以上である場合、第３検出信号ＳＩＧ＿３およびその他の検出信号ＳＩＧ＿１、ＳＩＧ＿２はいずれもハイレベルＨとなる。

図１１は、本実施形態の変形例の出力電圧制御回路１におけるロジック回路５１を示す回路図である。図１１に示すように、本変形例のロジック回路５１は、第１ＮＯＲゲート５０１と、第２ＮＯＲゲート５０２と、第１ＮＡＮＤゲート５０３と、第２ＮＡＮＤゲート５０４と、第３ＮＡＮＤゲート５０５と、第３ＮＯＲゲート５０６と、第１インバータ５０７と、第２インバータ５０８とを備える。

第１ＮＯＲゲート５０１は、３つの入力端子が第１〜第３入力電圧検出回路４２〜４４に接続され、出力端子が第１出力回路５２に接続されている。第１ＮＯＲゲート５０１は、第１〜第３検出信号ＳＩＧ＿１〜ＳＩＧ＿３の否定論理和を示す信号ＳＩＧ＿Ａを第１出力回路５２に出力する。

第２ＮＯＲゲート５０２は、２つの入力端子が第２および第３入力電圧検出回路４３、４４に接続され、出力端子が第３ＮＡＮＤゲート５０５の第２入力端子に接続されている。第２ＮＯＲゲート５０２は、第２検出信号ＳＩＧ＿２と第３検出信号ＳＩＧ＿３との否定論理和を示す信号を第３ＮＡＮＤゲート５０５に出力する。

第１ＮＡＮＤゲート５０３は、２つの入力端子が第１および第２入力電圧検出回路４２、４３に接続され、出力端子が第３ＮＯＲゲート５０６の第１入力端子に接続されている。第１ＮＡＮＤゲート５０３は、第１検出信号ＳＩＧ＿１と第２検出信号ＳＩＧ＿２との否定論理積を示す信号を第３ＮＯＲゲート５０６に出力する。

第２ＮＡＮＤゲート５０４は、３つの入力端子が第１〜第３入力電圧検出回路４２〜４４に接続され、出力端子が第１インバータ５０７の入力端子に接続されている。第２ＮＡＮＤゲート５０４は、第１〜第３検出信号ＳＩＧ＿１〜ＳＩＧ＿３の否定論理積を示す信号を第１インバータ５０７に出力する。

第３ＮＡＮＤゲート５０５は、第１入力端子が第１入力電圧検出回路４２に接続され、出力端子が第２インバータ５０８の入力端子に接続されている。第３ＮＡＮＤゲート５０５は、第２ＮＯＲゲート５０２の出力信号と第１検出信号ＳＩＧ＿１との否定論理積を示す信号を第２インバータ５０８に出力する。

第３ＮＯＲゲート５０６は、第２入力端子が第３入力電圧検出回路４４に接続され、出力端子が第３出力回路５４に接続されている。第３ＮＯＲゲート５０６は、第１ＮＡＮＤゲート５０３の出力信号と第３検出信号ＳＩＧ＿３との否定論理和を示す信号ＳＩＧ＿Ｃを第３出力回路５４に出力する。

第１インバータ５０７の出力端子は、第４出力回路５５に接続されている。第１インバータ５０７は、第２ＮＡＮＤゲート５０４の出力信号の反転信号ＳＩＧ＿Ｄを第４出力回路５５に出力する。

第２インバータ５０８の出力端子は、第２出力回路５３に接続されている。第２インバータ５０８は、第３ＮＡＮＤゲート５０５の出力信号の反転信号ＳＩＧ＿Ｂを第２出力回路５３に出力する。

図１２は、本実施形態の変形例の出力電圧制御回路１の真理値表を示す図である。図１１のロジック回路５１は、図１２の真理値表にしたがって動作する。全ての検出信号ＳＩＧ＿１〜ＳＩＧ＿３がハイレベルＨとなる場合、図１２に示すように、ロジック回路５１は、第１〜第３出力回路５２〜５４に対してローレベルＬのＳＩＧ＿Ａ〜ＳＩＧ＿Ｃを出力し、第４出力回路５５に対してハイレベルＨのＳＩＧ＿Ｄを出力する。

第４出力回路５５は、４つの第１電圧Ｖ１のうち第４電圧範囲ＶＲＮＧ４に対応する第１電圧Ｖ１を選択し、選択された第１電圧Ｖ１に対応する第３電圧Ｖ３を出力部６に出力する回路である。ハイレベルＨのＳＩＧ＿Ｄが入力されることで、第４出力回路５５は、第３電圧Ｖ３を第２コンパレータ６２の反転入力端子に出力する。第４出力回路５５の構成は、第３電圧Ｖ３が異なること以外は、他の出力回路５２〜５４と同様である。例えば、第４出力回路５５が出力する第３電圧Ｖ３は、第４出力回路５５が選択する１２Ｖの第１電圧Ｖ１の０．０５倍である０．６Ｖであってもよい。

本変形例においても、図１の構成と同様に、外付けのＭＯＳトランジスタＭ１、Ｍ２の出力電圧ＶＯＵＴの検出端子を要することなく入力電圧ＶＩＮに基づいてゲート電圧Ｖ２を制御できるので、チップおよび製品のサイズを抑制できる。また、本変形例では、入力電圧ＶＩＮに応じて選択し得る第１電圧Ｖ１の数を増やすことができるので、より高精度にゲート電圧Ｖ２を制御できる。

なお、５つ以上の第１電圧Ｖ１を選択するために本実施形態を適用することもできる。また、ゲート電圧以外の出力電圧を制御するために本実施形態を適用することもできる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１出力電圧制御回路、４検出部、５選択部、６出力部

Claims

入力電圧を検出する検出部と、
前記入力電圧の複数の電圧範囲のそれぞれに対応し、前記複数の電圧範囲のそれぞれに応じて段階的に異なる値を有する複数の第１電圧のうち、前記検出された入力電圧に対応する第１電圧を選択する選択部と、
前記選択された第１電圧で前記入力電圧を昇圧した第２電圧を出力する出力部と、を備え、
前記選択部は、
前記複数の第１電圧のそれぞれに対応し、対応する第１電圧に相関する第３電圧を前記出力部に出力する複数の出力回路と、
前記検出された入力電圧に応じて前記複数の出力回路のうち前記第３電圧を出力する出力回路を選択するロジック回路と、を備え
前記出力部は、
前記入力電圧を昇圧する昇圧回路と、
前記第２電圧と前記入力電圧との差分に応じた第６電圧を生成する減算回路と、
前記第３電圧と前記第６電圧とを比較し、比較結果に応じて前記入力電圧の昇圧または昇圧停止を指示する信号を前記昇圧回路に出力する第２コンパレータと、を備える出力電圧制御回路。
前記第１電圧は、対応する前記入力電圧の電圧範囲が高電圧側であるほど大きい値を有する請求項１に記載の出力電圧制御回路。
前記検出部は、
前記検出された入力電圧として、前記入力電圧に相関する第４電圧と前記複数の電圧範囲の境界の電圧に相関する第５電圧との比較の結果を示す信号を前記ロジック回路に出力する複数の第１コンパレータを備える請求項１に記載の出力電圧制御回路。
前記出力電圧制御回路は、基準電圧を生成する生成部を備え、
前記第４電圧は、前記入力電圧を分圧した電圧であり、
前記第５電圧は、前記基準電圧を分圧した電圧であり、かつ、前記入力電圧が前記境界の電圧であるときの前記第４電圧と同じ値を有する請求項３に記載の出力電圧制御回路。
前記第４電圧および前記第５電圧は、前記第１コンパレータの電源電圧より低い請求項４に記載の出力電圧制御回路。
前記出力電圧制御回路は、基準電圧を生成する生成部を備え、
前記第３電圧は、前記基準電圧を分圧した電圧であり、かつ、前記第３電圧を出力する出力回路に対応する第１電圧に対して、０より大きく１より小さい第１定数倍の値を有し、
前記第６電圧は、前記第２電圧を前記第１定数倍に分圧した第７電圧から前記入力電圧を前記第１定数倍に分圧した第８電圧を減じた電圧である請求項１に記載の出力電圧制御回路。
前記第３電圧および前記第６電圧は、前記第２コンパレータの電源電圧より低い請求項６に記載の出力電圧制御回路。