CN107785328B - 具有谐波控制的功率晶体管 - Google Patents

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Abstract

本发明提供一种用于具有谐波控制的封装装置的系统和方法。在一个实施例中，装置包括衬底和耦合到所述衬底的晶体管管芯。所述晶体管管芯包括多个晶体管单元。所述多个晶体管单元中的每个晶体管单元包括控制(例如，栅极)端。所述装置包括耦合到所述衬底的第二管芯。所述第二管芯包括耦合在所述多个晶体管单元的所述控制端与接地参考节点之间的多个个别并联电容器。所述并联电容器中的至少两个并联电容器的电容值明显不同。

Description

具有谐波控制的功率晶体管
技术领域
本发明大体上涉及功率晶体管装置，且更具体地说，涉及包括用于放大器性能的谐波抑制器的功率晶体管装置。
背景技术
各种电子系统采用功率放大器来增加例如高频信号等信号的功率。在无线通信系统中，功率放大器通常为传动链中的最后一个放大器(即，输出级)。理想放大器的特征是高增益、高线性度、稳定性和高水平的效率(射频(RF)输出功率与直流电(DC)功率的比率)。在各种功率晶体管应用中，许多因素可影响装置的线性度，包括电容随着信号电平改变、故障和衬底传导效应、操作类别以及跨导随着信号电平改变。
在RF装置设计领域中，具有线性响应的理想晶体管将在适当操作条件下产生为输入信号的精确复本的输出信号，由增益因子放大。然而，在实践中，晶体管产生无用信号，从而产生可明显不同于输入信号的输出信号，所述无用信号包括谐波、半频振荡、互调失真或前述的某种组合。可在与晶体管相同的管芯中实施滤波电路以减少无用信号。然而，这种滤波并非总是可行的或合宜的，且可能极大地增加RF放大器的成本和复杂性。因此，对于RF晶体管，需要使其能够降低无用信号的功率电平而不在其预定的操作频率范围内显著地影响RF晶体管的性能。
发明内容
根据本发明的第一方面，提供一种装置，包括：
衬底；
耦合到所述衬底的晶体管管芯，所述晶体管管芯包括由多个晶体管单元形成的晶体管，所述多个晶体管单元中的每个晶体管单元包括控制端；和
耦合到所述衬底的第二管芯，所述第二管芯包括：
多个并联电容器，所述多个并联电容器中的每个并联电容器电耦合到所述多个晶体管单元中的不同晶体管单元的所述控制端，其中所述多个并联电容器中的至少两个并联电容器具有彼此明显不同的电容值。
在一个或多个实施例中，所述多个并联电容器中的每一个并联电容器由一个或多个引线接合连接到所述多个晶体管单元中的一个晶体管单元的所述控制端。
在一个或多个实施例中，所述多个并联电容器被配置成抵消由至少第一组一个或多个引线接合与第二组一个或多个引线接合之间的互感产生的所述多个晶体管单元的谐振频率变化，所述第一组一个或多个引线接合将第一并联电容器与第一晶体管单元的第一控制端连接，所述第二组一个或多个引线接合将第二并联电容器与第二晶体管单元的第二控制端连接。
在一个或多个实施例中，所述第二管芯进一步包括：
主电容器，其与所述多个晶体管单元中的每个晶体管单元的所述控制端连接，所述主电容器被配置成至少部分地确定所述装置的输入阻抗。
在一个或多个实施例中，所述多个晶体管单元中的每个晶体管单元与所述主电容器并联地连接。
在一个或多个实施例中，所述多个并联电容器被配置成从到所述装置的输入信号中对二阶谐波信号进行滤波。
根据本发明的第二方面，提供一种封装装置，包括：
具有接地参考节点的衬底；
在所述衬底上的半导体管芯，所述半导体管芯包括多个晶体管单元；和
多个串联谐振电路，每个串联谐振电路耦合在所述多个晶体管单元中的一个晶体管单元与所述接地参考节点之间，其中每个串联谐振电路包括与并联电容器串联的一组一个或多个引线接合，并且其中所述串联谐振电路中的至少两个串联谐振电路以彼此明显不同的谐振频率谐振。
在一个或多个实施例中，所述并联电容器中的每个并联电容器为形成于第二衬底上的金属氧化物硅电容器MOSCAP。
在一个或多个实施例中，两个相邻并联电容器的电容值明显不同，并且其中所述两个相邻并联电容器的所述电容值被选定来补偿两个相邻晶体管单元的谐振频率的抵消变化，所述两个相邻电容器耦合到所述两个相邻晶体管单元，其中所述抵消变化由所述两个谐振电路中的所述各组引线接合之间的互感产生，所述两个相邻晶体管单元耦合到所述两个谐振电路。
在一个或多个实施例中，所述多个串联谐振电路被配置成从到所述封装装置的输入信号中对二阶谐波信号进行滤波。
在一个或多个实施例中，本文中所公开的任何封装装置包括在所述衬底上的集成式无源装置IPD，所述IPD包括所述多个串联谐振电路的所述并联电容器。
在一个或多个实施例中，本文中所公开的任何封装装置进一步包括耦合到所述多个晶体管单元中的每一个晶体管单元的控制端的主电容器，并且其中所述并联电容器中的每一个并联电容器也耦合到所述多个晶体管单元中的每一个晶体管单元的控制端。
根据本发明的第三方面，提供一种方法，包括：
将半导体管芯耦合到衬底，所述半导体管芯包括多个晶体管单元；和
将多个并联电容器中的并联电容器电连接到所述多个晶体管单元中的每一个晶体管单元，其中所述多个并联电容器中的至少两个并联电容器具有彼此明显不同的电容值。
在一个或多个实施例中，上述方法包括将第二管芯耦合到所述衬底，其中所述第二管芯包括主电容器和所述多个并联电容器。
在一个或多个实施例中，上述方法包括在所述多个并联电容器与所述多个晶体管单元之间连接多个引线接合，并且其中所述并联电容器被配置成抵消由至少两组所述多个引线接合之间的互感产生的所述多个晶体管单元中的每个晶体管单元的谐振频率变化。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
借助于例子和实施例示出本发明，且本发明不受附图限制，附图中类似参考标号指示类似元件。为了示出的简单和清楚起见，图式示出一般构造方式，且可省略众所周知的特征和技术的细节以免不必要地混淆本发明。为简单和清楚起见示出图中的元件，并且这些元件未必按比例绘制。实际上，图中一些元件或区的尺寸可相对于其它元件或区夸示以较好地理解设备的实施例。根据本发明，图式连同具体实施方式一起并入且形成本说明书的部分，且用以进一步示出例子、实施例等等，并阐释各种原理和优点，其中：
图1A描绘常规的射频功率晶体管封装。
图1B示意性地描绘图1A的常规射频功率晶体管封装。
图2为描绘本发明功率晶体管装置的框图。
图3描绘实施图2中所描绘滤波器封装的金属氧化物硅电容器的俯视图。
图4A为沿着线4-4截取的图3中所描绘滤波器封装的横截面图。
图4B为滤波器封装的可替换实施方案的横截面图。
图5为描绘本发明功率晶体管装置的封装布局的俯视图。
具体实施方式
本发明的实施例提供一种功率晶体管装置，其包括由与数个电感器组合的数个电容器组成的谐波抑制器。如本文所描述，谐波抑制器的配置可改进功率晶体管装置的总体性能，同时简化装置的设计并(潜在地)降低装置的总体成本。
在本发明功率晶体管装置中，谐波抑制器实施在封装晶体管装置内。封装晶体管装置包括具有谐波抑制器的输入匹配电路，和包括数个晶体管单元的晶体管管芯。谐波抑制器包括实施在晶体管管芯的一个或多个分离组件中的多个并联电容器。在一个实施例中，谐波抑制器至少部分由多个金属氧化物硅电容器(MOSCAP)实施。在其它实施例中，谐波抑制器可使用一个或多个集成式无源装置(IPD)。谐波抑制器中的并联电容器与晶体管管芯中的晶体管单元中的每一个晶体管单元连接，或与一组多个晶体管单元连接。在这种布置中，每个并联电容器提供使功率晶体管装置能够具有所需输入阻抗的基本匹配功能。
常规的功率晶体管装置中，常规的谐波抑制器的滤波电容器可直接并入晶体管的晶体管单元自身形成的半导体管芯中，与常规的功率晶体管装置相比，在所述配置中，谐波抑制器的并联电容器形成于一个或多个分离组件上。分离组件由数个引线接合(或其它电连接)连接到晶体管管芯。如本文所描述，这个方法可简化功率晶体管装置的设计并可降低总体制造成本。
如上所述，本发明谐波抑制器包括数个并联电容器。并联电容器被配置成对可存在于到本发明功率晶体管装置的输入信号内的二次谐波信号进行滤波(例如，发送到地)。个别并联电容器也与封装晶体管的晶体管单元连接(例如，并联电容器可与每个晶体管单元连接)。
在本发明谐波抑制器配置中，形成于谐波抑制器中的每个并联电容器与封装晶体管的晶体管单元之间的连接自身可修改包含于封装晶体管中的晶体管单元的谐振频率。这是因为将每个并联电容器连接到每个晶体管单元的引线接合(或其它电连接)可操作为变得互耦合并改变晶体管单元的谐振频率的电感元件。继而，这可降低由谐波抑制器提供的滤波功能的有效性。如本文所描述，为了减缓这些互耦合效应(其可能继而改变将每个并联电容器连接到晶体管单元的每个引线接合的电感)，每个并联电容器的个别电容可被调节以便补偿。具体地说，每个并联电容器的电容可被微调以抵消互感效应。
RF功率晶体管管芯通常包括并联地操作的多个晶体管单元。可包括于根据本发明实施例的封装中的晶体管可包括横向扩散的金属氧化物半导体场效应晶体管(LDMOSFET)或其它半导体装置，例如双极结型晶体管(BJT)装置、金属半导体FET(MESFET)装置、V形槽MOS(VMOS)晶体管、绝缘栅双极晶体管(IGBT)、异质结双极晶体管(HBT)、高电子迁移率(HEMT)装置等。可使用窄带隙或宽带隙半导体制成晶体管。例如，晶体管可包括硅LDMOS及/或双极晶体管，及/或III至V装置，例如GaAs MESFET、InGaP HBT、GaN HEMT装置、GaN双极晶体管等。
RF功率晶体管可封装为如由图1A中的装置10所示出的离散装置。图1B示意性地描绘图1A中的封装装置10。封装装置10(例如可包括场效应晶体管(FET)或双极装置)，通常包括连接RF信号输入引线14与晶体管15的控制电极(例如，FET的栅极G或双极晶体管的基极)的输入匹配电路12。RF信号输出引线18与晶体管15的输出电极(例如，FET的漏极D或双极晶体管的集电极或发射极)连接。如图1A中所示出，RF信号输入引线14和RF信号输出引线18延伸到装置10外以便于与外部系统组件连接。FET 15的源极S可接地。
装置10可安装于印刷电路板上(图中未示)。外部输出匹配电路22也可安装于所述印刷电路板上。可替换的是，全部或部分输出匹配电路22可实施在封装装置10内于晶体管15与输出引线18之间。偏压/RF双工器(图中未示)可与外部输出匹配电路连接以将输出引线18与RF输出连接。此外，DC电源(图中未示)可与晶体管输出引线18连接。
如果理想地操作装置10，那么装置10将具有极佳线性响应，其使装置10能够产生为输入信号的精确复本的输出信号，由增益因子放大。然而，在实践中，装置10(且具体地说，装置10的晶体管15)产生无用信号，所述无用信号包括晶体管15的基本或谐振频率的谐波信号。为了减少或减缓这些谐波信号，一些装置包括谐波抑制器或谐波陷波器，谐波抑制器或谐波陷波器被配置成对来自晶体管15的输入或输出的谐波信号进行滤波并将彼等信号直接发送到地以使得信号并不出现在装置10的输出信号中。
有时，谐波抑制器被并入装置10的封装以使得在信号穿过装置10到达RF信号输出引线18之前出现谐波减少。这个方法可减少装置封装自身内的二阶及/或更高阶谐波。然而，在常规装置中，这一般意味着谐波抑制器被制造在与晶体管装置自身相同的管芯内。在其它实施方案中，谐波抑制器可安装在封装晶体管的输出处。在此类装置中，谐波抑制器一般被配置成减少输出信号中的能量，所述输出信号处于封装晶体管的基本或谐振频率的谐波频率，例如第二谐波频率。
在本发明中，提供一种功率晶体管装置，其中，所述谐波抑制器以与装置的晶体管管芯分离的组件实施。这简化功率晶体管管芯的制造工艺，使得给定实施方案更容易制造功率晶体管管芯。图2为示出功率晶体管装置100的实施例的框图。
功率晶体管装置100包括衬底102，功率晶体管装置100的组件安装至或者以其它方式连接至或附接至所述衬底。衬底102可包括印刷电路板(PCB)、导电凸缘或用于支撑功率晶体管装置100的组件的任何其它合适衬底。
输入端104和输出端106安装到衬底102上。输入端104被配置成接收来自外部系统组件的输入信号。在各种实施例中，输入信号可为待由功率晶体管装置100放大的RF信号。在已由功率晶体管装置100放大输入信号之后，放大信号在输出端106处被输出。被配置成接收放大信号的外部系统组件可与输出端106连接。
输入端104和输出端106包括例如镍/金(Ni/Au)的导电材料。在其它实施例中，输入端104和输出端106可包括例如铝(Al)、铜(Cu)、锡(Sn)或银(Ag)的其它金属及/或金属的组合及/或例如石墨烯、导电聚合材料、导电有机材料、碳纳米管薄片(含或不含掺杂)和其它合适的导电材料的其它导电材料。输入端104和输出端106可由包括沉积和图案化的任何合适的制造工艺来成型。
晶体管管芯108安装到衬底102上。晶体管管芯108包括数个不同晶体管单元110。每个晶体管单元110包括数个不同端。通过对晶体管单元110的各种端供应电能(例如，在端上施加电压)，可控制经过每个晶体管单元110的电流。具体地说，每个晶体管单元110包括控制端和第一及第二载流端。如果晶体管单元被配置成FET，那么控制端被称作栅极端，且第一及第二载流端被称作源极和漏极端。对于双极结型晶体管(BJT)，控制端被称作基极端，且第一及第二载流端被称作集电极和发射极端。在晶体管与电源连接时(对于FET，这涉及在晶体管的源极和漏极端上施加电压，而对于BJT，这涉及在晶体管的集电极和发射极端上施加电压)，晶体管的控制端的电压将确定经过晶体管的电流。晶体管单元110的这个属性使得能够操作晶体管单元以放大输入信号。通过对晶体管的控制端供应相对较低幅度输入信号，相对较低幅度信号可控制经过晶体管的较高幅度信号的流。
在功率晶体管装置(例如用于放大相对高功率和高频率信号的功率晶体管装置)中，单个晶体管可能不能够产生放大信号。因此，所述装置可包括并联地操作以处理高功率信号的多个晶体管单元。
因此，晶体管管芯108包括平行地布置的数个不同晶体管单元110。每个晶体管单元110包括控制端112。每个晶体管单元110还包括输出由晶体管单元110产生的信号的输出端114。如果晶体管单元110为FET装置，那么输出端114取决于功率晶体管装置100的实施方案可为源极或漏极端。如果晶体管单元110为(例如)BJT，那么输出端114取决于功率晶体管装置100的实施方案可为集电极或发射极端。
晶体管单元110的输出端114由任何合适的导电连接与输出端106连接。在这个例子中，输出端114由数个引线接合116连接到输出端106。引线接合116可直接与输出端114和输出端106连接，或可经由先沉积于输出端114和输出端106中的每个输出端上的一个或多个焊料凸块与所述元件连接。然而，在其它实施例中，任何合适的方法可以用于电互连输出端114和输出端106。
在一个实施例中，晶体管管芯108可使用合适的半导体制造工艺和材料形成。例如，晶体管管芯108可使用基于氮化镓(GaN)的材料、基于硅的材料或其它类型的半导体材料实施。类似地，晶体管管芯108(且具体地说，组成晶体管管芯108的晶体管单元110)可以适用于功率晶体管装置100的所需应用的方式配置。如上文所指示，晶体管单元110(例如)可形成各种类型的晶体管的部分，所述晶体管包括LDMOSFET、BJT装置、MESFET装置、VMOS晶体管、IGBT、HBT装置和类似物。
功率晶体管装置100包括滤波电路118。滤波电路118可被实施为安装于衬底102上并包括谐波抑制器的至少一些组件的集成式无源装置(IPD)管芯。如图2中所示出，滤波电路118和晶体管管芯108为独立且分离的组件或管芯。
在实施例中，滤波电路118包括主电容器120。主电容器120由引线接合122电耦合到输入端104，但在其它实施例中，可利用其它方法电互连主电容器120和输入端104。主电容器120也由引线接合124电耦合到晶体管单元110的控制端112，但在其它实施例中，可利用其它方法电互连主电容器120和晶体管单元110的控制端112。
主电容器120的第一端或板(如图2中所示出)电耦合到输入端104和晶体管单元110的控制端112，同时主电容器120的第二端或板(图2中未示)电耦合到接地参考节点或端(例如，衬底102的导电顶表面)。在此类配置中，主电容器120与引线接合124组合形成滤波网络(例如，L-C滤波网络)。通过选定主电容器120的适当电容(考虑到引线接合124的电感)，主电容器120可作为基频(F0)输入匹配网络操作以在输入端104处将信号输入到功率晶体管装置100中。例如，通过选定主电容器120的适当电容值和引线接合124的适当电感(例如长度)来实现基频匹配(或输入阻抗匹配)。一般来说，选定主电容器120的电容和引线接合124的电感来以合适的或所需水平设定功率晶体管装置100的输入阻抗。
主电容器120的电容(考虑到引线接合124的电感)可基于功率晶体管装置100的所需功率电平和操作频率来选定或调谐。随着所需功率电平和操作频率针对特定应用而改变，作为补偿，可调节特定功率晶体管装置100中的主电容器120的电容。
如果主电容器120待实施在与晶体管单元110相同的集成电路管芯内，那么对于功率晶体管装置100的所需功率电平和操作频率的任何改变将需要重新设计包含晶体管单元110和主电容器120的整个管芯。这种重新设计可能成本高昂而且效率低下。
在本发明设计中，如图2中所示出，主电容器120和晶体管单元110以分离组件或管芯实施。这使得单个晶体管管芯108能够与具有不同主电容器120的许多不同滤波电路118使用，所述主电容器具有不同电容。因此，适合于各种功率电平和操作频率的许多不同功率晶体管装置100可使用与不同滤波电路118组合的晶体管管芯108的相同设计(亦即，管芯)制造。这是因为在主电容器120定位于分离的组件中(且不定位于与晶体管单元110相同的管芯上)时，所述设计可以更简单并较便宜地改变主电容器120的电容，这可简化制造工艺并降低功率晶体管装置100的成本。
滤波电路118也包括数个并联电容器128(例如，数目在两个到三十个之间或者更多)。每个并联电容器128由一个或多个引线接合130电耦合到至少一个晶体管单元110的控制端112。基本上，控制端112与接地参考节点之间的串联谐振电路由与并联电容器128串联耦合的一组引线接合130形成。换句话说，装置100包括耦合在控制端112与接地参考节点之间的多个串联谐振电路，其中每个串联谐振电路由耦合到并联电容器128的第一端的一个或多个引线接合130形成，其中并联电容器128的第二端耦合到接地参考节点。并联电容器128和串联耦合的引线接合130可操作以对可能存在于输入端104处提供的到本发明功率晶体管装置的输入信号内的二阶谐波信号进行滤波。通过选定并联电容器128的所需电容，并视情况地(例如)修改引线接合130的长度，输入信号中的晶体管单元110的谐振频率的二阶谐波频率(或其它谐波频率)可被发送到地而非经过晶体管管芯108传播。继而，这将减小在功率晶体管装置100的输入端112处的所述谐波信号的幅度。虽然在图2中单个并联电容器128被示出为与每个晶体管单元110连接，但是应理解，在可替换实施例中，单个并联电容器128可耦合到超过一个晶体管单元110的栅极(或其它控制端)，及/或多个引线接合可将单个并联电容器128耦合到单个晶体管单元110或一个或多个晶体管单元110。
然而，在功率晶体管装置100的操作期间，连接每个并联电容器128与一组一个或多个晶体管单元110的各组引线接合130可能变得电感耦合。在一些情况下，各组引线接合130中的每个引线接合之间的互感效应(参看箭头126)可能修改晶体管单元110中的每个晶体管单元之间的第二谐波谐振频率。因此，晶体管管芯108中的每个个别晶体管单元110可能观测不到相同谐波阻抗，继而可能降低如二阶谐波滤波器的并联电容器128的有效性。为了抵消或减轻可由引线接合130之间的互感引起的不利效应，可以调节或修改每个并联电容器128的电容值以抵消或减轻所述效应。换句话说，根据实施例，并联电容器128的电容值可彼此明显不同。例如，根据实施例，至少两个并联电容器128(例如，两个相邻或非相邻并联电容器128)的电容值彼此相差至少百分之5到百分之10。例如，并联电容器128可具有在微微法(picofarad)(pF)范围内的值，例如在1.0pF与2.0pF之间的值。在此实施例中，并联电容器128中的一个可具有值1.43pF，另一个可具有值1.18pF，再一个可具有值1.38pF等。在其它实施例中，电容器128可具有在电容值的不同范围中的值。考虑到另一方式，根据实施例，串联谐振电路中的至少两个以彼此明显不同的谐振频率谐振。根据实施例，例如，在谐振频率串联谐振电路中的至少两个的谐振频率在其改变至少百分之5到百分之10时彼此明显不同。
一般来说，并联电容器128的电容值被选定以调节每个晶体管单元110(或每组单元110)的阻抗谐波以抵消或至少部分地抵消引线接合130之间的互感的效应，所述引线接合将每个并联电容器128与每个晶体管单元110(或每组单元110)连接。在一些情况下，并联电容器128中的每个并联电容器的电容值可通过模拟所需功率晶体管装置100来选定。基于所述模拟的结果，可选定并联电容器128的个别电容值以使每个晶体管单元110的谐振频率围绕所需谐振频率归一化。在一些情况下，这可能意味着并联电容器128中的每个并联电容器的电容值彼此不同。在其它情况下，并联电容器128中的两个或大于两个可共享相同电容值。在各种实施例中，并联电容器128的至少一些电容值彼此不同。
一般来说，在给定应用中，用于计算每个并联电容器128的所需电容值的算法可基于多端口模拟。模拟可确定每个晶体管单元110的二阶谐波频率下的谐振频率。通过由连接的并联电容器128形成的L-C网络来确定每个晶体管单元110的二阶谐波频率下的谐振频率。具体地说，由连接的并联电容器128来确定L-C网络的电容。由连接的引线接合130以及耦合到另一并联电容器128的另一引线接合130(亦即，可与连接的引线接合130互相干扰的引线接合130)的电感来确定L-C网络的电感。互感的量将由连接的引线接合130与附近或相邻引线接合130中的每个引线接合之间的距离来确定。接着可模拟L-C网络，使得能够识别每个并联电容器128的合适电容值以实现用于每个晶体管单元110的所需二阶谐波滤波能力。
如图2中所示出，滤波电路118与晶体管管芯108的输入侧连接，其中主电容器120和每个并联电容器128由一个或多个引线接合连接到每个晶体管单元110的输入或控制端112。然而，在其它实施例中，滤波电路118实际上可连接在晶体管管芯108的输出处。在此布置中，主电容器和每个并联电容器将由数个引线接合连接到每个晶体管单元110的输出端114(例如，漏极端)。
在本发明中，滤波电路118的电容器被实施为包括多个MOSCAP或金属绝缘体半导体电容器的IPD的部分。这类构造使得能够将滤波电路118制造成主电容器120和并联电容器128的电容值具有紧公差。例如，主电容器120可被实施为IPD中的单个MOSCAP，且并联电容器128中的每个并联电容器可被实施为IPD中的额外MOSCAP。然而，在其它实施例中，主电容器120和并联电容器128可实施在任何数目的分离IPD中，所述IPD可分别安装到衬底102上并与功率晶体管装置100的其它组件连接。
图3和图4示出被实施为包括MOSCAP结构的IPD的滤波电路118的额外细节。图3为滤波电路IPD 118的俯视图，而图4A为沿着图3的线4-4截取的滤波电路IPD 118的横截面图。滤波电路IPD 118包括绝缘层302，所述绝缘层包括电绝缘材料。在各种实施例中，层302可包括氧化物或其它电绝缘材料，例如二氧化硅(SiO2)或氧化铝(Al2O3)。在其它实施例中，绝缘层302可包括氧化钡/氧化碲(BaO-TeO2)、氧化铟锡(InSnO)、氧化铈(CeO)、氧化镍(NiO)、氧化铌(NbO)(包括二氧化铌和五氧化铌)、氧化锡(SnO)、氧化钽(Ta2O5)、氧化钨(WO)、氧化锌(ZnO)、氧化铬(CrO)、氧化锰(MnO2)、氧化钛(TiO2)、氧化锆(ZrO)、氧化硼铋(BBiO)、氧化铟锡(ITO)、氟掺杂氧化锡(FTO)、铝掺杂氧化锌(AZO)、铟掺杂氧化镉或其它掺杂金属氧化物。
层302具有厚度。如下文所描述，层302的厚度至少部分地确定主电容器120的电容以及并联电容器128中的每个并联电容器的电容。
层302形成于衬底303上。衬底303形成滤波电路118的主体且可包括合适的半导体材料，例如掺杂硅材料、GaAs或可并入MOSCAP结构的主体中的任何其它材料。
导电层402形成于衬底303上的滤波电路IPD 118的背面上。导电层402包括导电材料，例如Ni/Au、Al、Cu、Sn或Ag及/或例如石墨烯、导电聚合材料、导电有机材料、碳纳米管薄片(含或不含掺杂)和其它合适导电材料的其它导电材料。导电层402与接地端(图中未示)连接，使得导电层402的电容器能够(如本文所描述)操作为滤波器或谐波抑制器。
主电容器120包括形成于绝缘层302的顶表面上的第一板304。第一板304包括导电材料，例如Ni/Au、Al、Cu、Sn或Ag及/或其它导电材料或导电材料的组合。一般来说，主电容器120的结构由第一板304、第一板304下方的绝缘层302的部分、第一板304下方的衬底303的部分和导电层402组成。在这种布置中，主电容器120的电容至少部分由第一板304、绝缘层302、衬底303和导电层402的几何结构确定。
因此，通过调节第一板304的大小(例如，如由图3的俯视图中的长度和宽度限定的面积)和绝缘层302的厚度，可按需要调节主电容器120的电容(Cprimary)。然而，在其它实施例中，主电容器120的电容可(例如)通过改变绝缘层302或衬底303的材料(且具体地说，介电常数)来调节。
每个并联电容器128包括形成于绝缘层302的顶表面上的第一板306。第一板306包括导电材料，例如Ni/Au、Al、Cu、Sn或Ag及/或其它导电材料或导电材料的组合。一般来说，每个并联电容器128的结构由并联电容器128的第一板306、第一板304下方的绝缘层302的部分和与第一板306的面积重叠的导电层402的部分组成。在这种布置中，每个并联电容器128的电容至少部分由第一板306、绝缘层302、衬底303和导电层402的几何结构确定。
因此，通过调节第一板306的大小(如图3中所示出)以及绝缘层302和衬底303的厚度，可按需要调节每个并联电容器128的电容(Cshunt)。根据实施例，通过形成不同面积的第一板306来实现并联电容器128的不同电容。然而，在其它实施例中，每个并联电容器128的电容可(例如)通过改变绝缘层302或衬底303的材料(且具体地说，介电常数)来调节。
虽然在图3和图4中，示出主电容器120形成于与每个并联电容器128相同的IPD或管芯中，但是在其它实施例中，主电容器120和并联电容器128可形成于分离的IPD上，所述IPD各自个别地安装到衬底(例如衬底102)上并且并入到本发明功率晶体管装置中。
图4B描绘被实施为IPD的滤波封装118的可替换实施例的横截面图。如图4B示出，滤波电路IPD 118形成于衬底450上。衬底450包括合适的半导电材料，例如掺杂硅或GaAs。滤波电路IPD 118包括绝缘层452，所述绝缘层包括电绝缘材料。在各种实施例中，层452可包括氧化物或其它电绝缘材料，例如SiO2或Al2O3。在其它实施例中，绝缘层452可包括BaO-TeO2、InSnO、CeO、NiO、NbO(包括二氧化铌和五氧化铌，)、SnO、Ta2O5、WO、ZnO、CrO、MnO2、TiO2、ZrO、BBiO、ITO、FTO、ZAO、铟掺杂氧化镉或其它掺杂金属氧化物。
层452具有厚度T。如下文所描述，层452的厚度至少部分地确定主电容器120的电容以及并联电容器128中的每个并联电容器的电容。
导电层454形成于衬底450上方，在衬底450与绝缘层452之间。导电层454包括导电材料，例如Ni/Au、Al、Cu、Sn或Ag及/或例如石墨烯、导电聚合材料、导电有机材料、碳纳米管薄片(含或不含掺杂)和其它合适导电材料的其它导电材料。导电层454与接地端(图中未示)连接，使得导电层454的电容器能够(如本文所描述)操作为滤波器或谐波抑制器。
主电容器120包括形成于绝缘层452的顶表面上的第一板456。第一板456包括导电材料，例如Ni/Au、Al、Cu、Sn或Ag及/或其它导电材料或导电材料的组合。一般来说，主电容器120的结构由第一板456、第一板456下方的绝缘层452的部分和导电层454组成。在这种布置中，主电容器120的电容至少部分由第一板456、绝缘层452和导电层454的几何结构确定。具体地说，主电容器120的电容由下文等式1确定：
Cprimary＝ε0*εr*(Sprimary/T) 等式1
等式1中，ε0为自由空间的电容率，εr为绝缘层452的电容率，Sprimary为主电容器120的第一板456的面积，且T为绝缘层452的厚度。
因此，通过调节第一板456的大小(例如，由长度和宽度限定的面积)和绝缘层452的厚度，可按需要调节主电容器120的电容(Cprimary)。然而，在其它实施例中，主电容器120的电容可(例如)通过改变绝缘层452的材料(且具体地说，介电常数)来调节。
每个并联电容器128包括形成于绝缘层452的顶表面上的第一板458。第一板458包括导电材料，例如Ni/Au、Al、Cu、Sn或Ag及/或其它导电材料或导电材料的组合。一般来说，每个并联电容器128的结构由并联电容器128的第一板458、第一板458下方的绝缘层452的部分和与第一板458的面积重叠的导电层454的部分组成。在这种布置中，每个并联电容器128的电容至少部分由第一板458、绝缘层452和导电层454的几何结构确定。具体地说，每个并联电容器128的电容由下文等式2确定：
Cshunt＝ε0*εr*(Sshunt/T) 等式2
等式2中，ε0为自由空间的电容率，εr为绝缘层452的电容率，Sshunt为并联电容器128的第一板458的面积，且T为绝缘层452的厚度。
因此，通过调节第一板458的大小和绝缘层452的厚度，可按需要调节每个并联电容器128的电容(Cshunt)。根据实施例，通过形成不同面积的第一板458来实现并联电容器128的不同电容。然而，在其它实施例中，每个并联电容器128的电容可(例如)通过改变绝缘层452的材料(且具体地说，介电常数)来调节。
图5为描绘功率晶体管装置的实施例的封装布局的俯视图。封装500包括被配置成与外部电路(图中未示)连接以供应输入RF信号的输入端502(或输入引线)。输入端502最终与封装500的晶体管单元的控制端连接。如果晶体管单元被实施为FET，那么控制端可以被称作栅极端。因此，输入端502有时可被称作封装500的栅极端。
输入端502由数个引线接合503电耦合到滤波电路IPD 504。具体地说，输入端502与滤波电路IPD 504的主电容器506连接。如上文所讨论，主电容器506被配置成从自输入端502接收的输入信号中滤出谐波信号。
主电容器506由额外引线接合连接到封装晶体管508中的晶体管单元的控制端。继而，封装晶体管508中的晶体管单元的载流端(例如，漏极或源极)中的一个由额外引线接合505连接到封装500的输出端510(或输出引线)。如果封装晶体管508的晶体管单元被实施为FET，那么晶体管单元的漏极端可与输出端510连接。因此，输出端510有时可被称作封装500的漏极端。
滤波电路IPD 504也包括数个个别并联电容器512。每个并联电容器512由一个或多个引线接合连接到封装晶体管508中的晶体管单元中的一个晶体管单元。如上文所描述，并联电容器512操作以抵消或减轻引线接合之间的互阻抗的效应，所述引线接合将并联电容器512与晶体管管芯508的晶体管单元的控制端连接。
根据本发明的实施例的封装RF功率晶体管可用于线性度至关重要的广泛范围的应用中。例如，根据本发明的实施例的封装功率晶体管可以在例如WiMAX、WCDMA、CDMA及/或包括未来(第4代)系统的其它系统的系统中具有应用。一般来说，本发明的实施例可用于功率晶体管需要线性性能的任何应用中。
出于简洁起见，本文可能并未详细地描述关于高功率放大器(例如多尔蒂放大器(Doherty amplifier))、负载调制、阻抗匹配、集成电路设计或制造、晶体管设计或制造以及系统的其它功能方面(和系统的个别操作组件)的常规技术。此外，本文包含的各图中示出的连接线希望表示各种元件之间的示例性功能关系或物理耦合。应注意，许多可替换或额外的功能关系或物理连接可存在于主题的实施例中。另外，特定术语还可在本文仅出于参考的目的而使用，且因此并不希望具有限制性。
如本文所使用，术语“半导体”希望包括单晶、多晶或非晶形的任何半导体，且包括IV型半导体、非IV型半导体、化合物半导体以及有机和无机半导体。此外，术语“衬底”和“半导体衬底”希望包括单晶结构、多晶结构、非晶形结构、薄膜结构、分层结构(作为例子且并不希望具有限制性)、绝缘体上半导体(SOI)结构，及其组合。为方便阐释且并不希望具有限制性，本文中描述用于硅半导体的半导体装置和制造方法，但本领域的技术人员将理解，也可使用其它半导体材料。
在前描述指元件或节点或特征“连接”或“耦合”在一起。如本文所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直接接合到另一元件(或直接与另一元件连通)，且不必以机械方式接合。同样，除非以其它方式明确地陈述，否则“耦合”意味着一个元件直接或间接接合到另一元件(或直接或间接与另一元件连通)，且不必以机械方式接合。因此，尽管图中示出的示意图描绘元件的一个示例性布置，但额外介入元件、装置、特征或组件可存在于所描绘的主题的实施例中。
实施方式和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等等(如果存在的话)可用于区分类似元件，且不一定用于描述特定循序或时间次序。应理解，如此使用的术语在适当情况下可互换，使得本文中所描述的本发明的实施例(例如)能够以除本文中所示出或以其它方式描述的序列之外的序列进行操作。本文对定向关系(例如顶部和底部或左和右)的参考指附图中示出的定向中的组件的关系，其可能不是所描述的设备的所有使用中的组件的定向。此外，术语“包括(comprise、include)”、“具有”及其任何变型希望涵盖非排他性包括，使得包括一系列元件的工艺、方法、物件或设备不一定限于那些元件，而是可包括未明确地列出的或所述工艺、方法、物件或设备所固有的其它元件。本文中的术语“基本”和“基本上”意味着足以采用实际方式实现陈述的目的，且轻微缺陷(如果存在的话)对于所陈述目的并不重要。
总之，根据本发明的示例实施例配置的系统、装置和方法涉及：
一种装置，其包括衬底和耦合到衬底的晶体管管芯。晶体管管芯包括由多个晶体管单元形成的晶体管。多个晶体管单元中的每个晶体管单元包括控制端。装置包括耦合到衬底的第二管芯。第二管芯包括多个并联电容器。多个并联电容器中的每个并联电容器电耦合到多个晶体管单元中的不同晶体管单元的控制端。多个并联电容器中的至少两个并联电容器具有彼此明显不同的电容值。
根据例子，多个并联电容器中的每一个并联电容器由一个或多个引线接合连接到多个晶体管单元中的一个晶体管单元的控制端。
根据例子，多个并联电容器被配置成抵消由至少第一组一个或多个引线接合与第二组一个或多个引线接合之间的互感产生的多个晶体管单元的谐振频率变化，第一组一个或多个引线接合将第一并联电容器与第一晶体管单元的第一控制端连接，第二组一个或多个引线接合将第二并联电容器与第二晶体管单元的第二控制端连接。
根据例子，第二管芯进一步包括与多个晶体管单元中的每个晶体管单元的控制端连接的主电容器。主电容器被配置成至少部分地确定装置的输入阻抗。
根据例子，多个晶体管单元中的每个晶体管单元与主电容器并联连接。
根据例子，晶体管形成于选自硅衬底、氮化镓衬底、砷化镓衬底和磷化镓铟衬底的衬底上。
根据例子，多个并联电容器被配置成从到装置的输入信号对二阶谐波信号进行滤波。
根据例子，并联电容器中的每个并联电容器为金属氧化物硅电容器(MOSCAP)。
封装装置包括具有接地参考节点的衬底和在衬底上的半导体管芯。半导体管芯包括多个晶体管单元。封装装置包括多个串联谐振电路。每个串联谐振电路耦合在多个晶体管单元中的一个晶体管单元与接地参考节点之间。每个串联谐振电路包括与并联电容器串联的一组一个或多个引线接合。串联谐振电路中的至少两个串联谐振电路以彼此明显不同的谐振频率谐振。
根据例子，并联电容器中的每个并联电容器为形成于第二衬底上的金属氧化物硅电容器(MOSCAP)。
根据例子，两个相邻并联电容器的电容值明显不同，并且其中两个相邻并联电容器的电容值被选定来补偿耦合到两个相邻电容器的两个相邻晶体管单元的谐振频率的抵消变化，其中抵消变化由耦合到两个相邻晶体管单元的两个谐振电路中的各组引线接合之间的互感产生。
根据例子，晶体管形成于选自硅衬底、氮化镓衬底、砷化镓衬底和磷化镓铟衬底的衬底上。
根据例子，多个串联谐振电路被配置成从到封装装置的输入信号对二阶谐波信号进行滤波。
根据例子，封装进一步包括衬底上的集成式无源装置(IPD)。IPD包括多个串联谐振电路的并联电容器。
根据例子，封装进一步包括主电容器，其耦合到多个晶体管单元中的每一个晶体管单元的控制端，并且其中并联电容器中的每一个并联电容器还耦合到多个晶体管单元中的每一个晶体管单元的控制端。
一种方法包括将半导体管芯耦合到衬底。半导体管芯包括多个晶体管单元。方法包括将多个并联电容器中的并联电容器与多个晶体管单元中的每一个晶体管单元电连接。多个并联电容器的至少两个并联电容器具有彼此明显不同的电容值。
根据例子，方法进一步包括将第二管芯耦合到衬底，其中第二管芯包括主电容器和多个并联电容器。
根据例子，方法进一步包括在多个并联电容器与多个晶体管单元之间连接多个引线接合。并联电容器被配置成抵消由至少两组多个引线接合之间的互感产生的多个晶体管单元中的每个晶体管单元的谐振频率变化。
根据例子，方法进一步包括将集成式无源装置(IPD)耦合到衬底。IPD包括多个并联电容器，其中并联电容器中的每个并联电容器为金属氧化物半导体电容器(MOSCAP)。
根据例子，将多个并联电容器耦合到多个晶体管单元中的每一个晶体管单元包括将多个并联电容器中的一个并联电容器耦合到每个晶体管单元的控制端。
在前描述主要针对本发明的优选实施例。尽管对本发明的范围内的各种替代方案给予了一些关注，但预期本领域的技术人员将可能实现现在通过本发明的实施例的公开内容而显而易见的额外替代方案。因此，本发明的范围应从所附权利要求书确定，且不受以上公开内容限制。

Claims (6)

1.一种具有谐波控制的封装装置（100），其特征在于，包括：
衬底（102）、安装到所述衬底上的输入端（104）和输出端（106）；
耦合到所述衬底的晶体管管芯（108），所述晶体管管芯包括由多个晶体管单元（110）形成的晶体管，所述多个晶体管单元中的每个晶体管单元包括控制端（112）；和
耦合到所述衬底的第二管芯（118），所述第二管芯包括：
主电容器（120），所述主电容器包括与被配置为接收输入信号的所述输入端连接且与所述多个晶体管单元中的每个晶体管单元的所述控制端连接的第一端或板和与接地参考节点或端连接的第二端或板，所述主电容器被配置成至少部分地确定所述装置的输入阻抗；以及
多个并联电容器（128），所述多个并联电容器中的每个并联电容器电耦合到所述接地参考节点或端与所述多个晶体管单元中的不同晶体管单元的所述控制端，其中所述多个并联电容器中的至少两个并联电容器的电容值彼此相差至少百分之5到百分之10且引线接合（130）将每个并联电容器（128）连接到每个晶体管单元。
2.根据权利要求1所述的装置，其特征在于，所述多个并联电容器中的每一个并联电容器由一个或多个引线接合（130）连接到所述多个晶体管单元中的一个晶体管单元的所述控制端（112）。
3.根据权利要求2所述的装置，其特征在于，所述多个并联电容器被配置成抵消由至少第一组一个或多个引线接合与第二组一个或多个引线接合之间的互感产生的所述多个晶体管单元的谐振频率变化，所述第一组一个或多个引线接合将第一并联电容器与第一晶体管单元的第一控制端连接，所述第二组一个或多个引线接合将第二并联电容器与第二晶体管单元的第二控制端连接。
4.根据权利要求1所述的装置，其特征在于，所述多个晶体管单元中的每个晶体管单元与所述主电容器并联地连接。
5.根据权利要求1到4中任一项所述的装置，其特征在于，所述多个并联电容器被配置成从到所述装置的输入信号中对二阶谐波信号进行滤波。
6. 一种用于具有谐波控制的封装装置的方法，其特征在于，包括：
将半导体管芯（108）耦合到衬底（102），所述半导体管芯包括多个晶体管单元（110）；和
将主电容器（120）的第一端或板电连接到被配置为接收输入信号的输入端和所述多个晶体管单元中的每个晶体管单元的控制端，并将主电容器（120）的第二端或板电连接到接地参考节点或端，所述主电容器被配置成至少部分地确定装置的输入阻抗，
将多个并联电容器（128）中的并联电容器电连接到所述接地参考节点或端与所述多个晶体管单元中的每一个晶体管单元，其中所述多个并联电容器中的至少两个并联电容器的电容值彼此相差至少百分之5到百分之10且引线接合（130）将每个并联电容器（128）连接到每个晶体管单元。
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