CN107742153A - 一种基于忆阻器的具有稳态可塑性的神经元电路 - Google Patents
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Abstract
本发明公开了一种基于忆阻器的具有稳态可塑性的神经元电路，包括：激发模块，脉冲产生模块和反馈模块；激发模块的信号输入端接收前神经元产生的输入脉冲，用于根据输入脉冲输出激发脉冲；脉冲产生模块的输入端连接至激发模块的输出端，用于根据激发脉冲的触发产生相应的兴奋脉冲，反馈模块的输入端连接至脉冲产生模块的第二输出端，反馈模块的输出端连接至激发模块的反馈输入端，反馈模块用于将兴奋脉冲的频率与神经元固有脉冲频率进行比较，并根据比较结果输出相应的反馈电压。本发明能够实现生物神经系统中的一种负反馈机制—内稳态可塑性，能够自适应调节神经元的兴奋频率，并且使兴奋频率保持在神经元的固有兴奋频率。
Description
技术领域
本发明属于新兴的电路技术应用领域，更具体地，涉及一种基于忆阻器的具有稳态可塑性的神经元电路。
背景技术
在生物神经系统中，神经元与神经突触相互连接并传递信息。神经活动可以通过长时程增强效应(LTP)和长时程抑制效应(LTD)增强或减弱神经元之间的突触连接，然而这种正反馈调节机制的持续作用可能会导致神经网络的过度兴奋或过度抑制。为了避免这种情况的出现，神经系统中还存在另外一种与LTP和LTD互补的负反馈调节机制，即稳态可塑性。稳态可塑性有两种表现形式，分别存在于突触和神经元中。存在于神经元的稳态可塑性能够自适应调节神经元的兴奋频率，并保持在神经元的固有兴奋频率范围内，以实现负反馈调节功能。
在神经形态计算研究领域中，通过电路器件或系统实现生物神经活动是重要研究方向，然而目前存在的对于生物神经系统可塑性的硬件实现，大多数是针对存在于生物突触中的稳态可塑性研究，很少有对存在于神经元的稳态可塑性研究。现有的具有稳态可塑性的神经元大多是由体积较大，无法大规模集成的传统CMOS集成。为了实现神经元的稳态可塑性，在相关研究中，一些学者将神经元的稳态可塑性规则以软件代码的形式实现，并且对于基于此规则的神经网络实现的模式识别精度有了显著提高，然而软件代码的实现是基于穿行的工作方式，运算速度较慢，且并不能实时对神经元的兴奋频率进行调节，因此研究一种体积小，能够大规模集成的，并且可以实现并行调节的神经元电路对于神经形态计算以及进一步的类脑智能研究有重要意义。
忆阻的发现是神经形态计算领域的重要转折点，自从忆阻的概念在1979年由蔡少棠首次提出，越来越多的学者开始对忆阻及相关应用进行研究。忆阻因其非易失性，纳米级体积，低功耗等特性，被广泛应用于神经形态系统中。在脉冲神经网络中，忆阻作为神经突触可以实现PSTDP，TSTDP，SRDP等突触可塑性；在非脉冲神经网络中，由多个忆阻构造的忆阻交叉阵列广泛应用于多层神经网络，胜者通吃网络，以及卷积神经网络中，实现神经网络权值调节。忆阻同样也可以用于构造神经元电路，基于忆阻的神经元电路体积小，易于集成到大规模电路，且可以实现神经元的基本功能，即对输入进行累加，到达神经元阈值电压后产生兴奋脉冲。本发明提出一种基于忆阻器的并且具有稳态可塑性神经元电路，能够自适应调节神经元的兴奋频率，并保持在神经元的固有频率范围以内。
发明内容
针对现有技术的缺陷，本发明的目的在于提供一种基于忆阻器的具有稳态可塑性的神经元电路，旨在完善当前对基于忆阻的神经元电路的功能，使其具备更加仿生的功能，并进一步应用于神经形态计算的世纪应用如模式识别等。所设计的神经元电路能够实现对模式识别精度有很大提升的稳态可塑性规则，并且给出了频率与神经元内忆阻值的关系，有利于今后相关领域更深的研究，同时也对生物神经可塑性的研究具有一定的启发作用。
本发明提供了一种基于忆阻器的具有稳态可塑性的神经元电路，包括：激发模块，脉冲产生模块和反馈模块；所述激发模块的信号输入端用于接收前神经元产生的输入脉冲Vin，所述激发模块用于根据所述输入脉冲Vin输出激发脉冲Vo1；所述脉冲产生模块的输入端连接至所述激发模块的输出端，所述脉冲产生模块用于根据所述激发脉冲Vo1的触发产生相应的兴奋脉冲Vo2；所述脉冲产生模块具有两个输出端，第一输出端用于输出兴奋脉冲Vo2；所述反馈模块的输入端连接至所述脉冲产生模块的第二输出端，所述反馈模块的输出端连接至所述激发模块的反馈输入端，所述反馈模块用于将所述兴奋脉冲Vo2的频率与神经元固有脉冲频率finherent进行比较，并根据比较结果输出相应的反馈电压Vo3。
更进一步地，激发模块包括：忆阻器Rm，电阻R1，CMOS传输门TG，电容C1，第一运算放大器A1，第二运算放大器A2，第一开关S0，第二开关S1和第三开关S2；所述第一开关S0的一端作为所述激发模块的信号输入端，所述第一开关S0的另一端与所述忆阻器Rm的一端相连，所述忆阻器Rm的另一端与所述第一运算放大器A1的反相输入端相连，所述第一运算放大器A1的同相输入端与所述脉冲产生模块的第一输出端相连；所述第二开关S1的一端与所述忆阻Rm的一端相连，所述第二开关S1的另一端接地；所述第三开关S2的一端与所述忆阻器Rm的另一端端相连，所述第三开关S2的另一端作为所述激发模块的反馈输入端；所述COMS传输门和所述电阻R1串联后与所述电容C1并联，再将其并联在所述第一运算放大器A1的反相输入端和输出端之间；所述第一运算放大器A1的输出端与所述第二运算放大器A2的同相输入端相连，且所述第二运算放大器A2的反相输入端接入参考电压Vref，所述第二运算放大器A2的输出端作为所述激发模块的输出端。
更进一步地，参考电压Vref小于神经元阈值电压VTH。
更进一步地，脉冲产生模块包括：555B定时器，电阻R2，电阻R3，电阻R4，电容C2，电容C3，电容C4，第三运算放大器A3，供电电源Vcc1和运放供能电源Vcc2；所述电容C2的一端作为所述脉冲产生模块的输入端，所述电容C2的另一端连接至所述555B定时器的触发端(引脚2)；所述供电电源Vcc1的负极接地，所述供电电源Vcc1的正极连接至所述555B定时器的电源端(引脚8)，所述供电电源Vcc1的正极还通过所述电阻R3连接至所述555B定时器的触发端，所述供电电源Vcc1的正极还通过依次串联的电阻R2和电容C4接地；所述电阻R2和所述电容C4的串联连接端与所述555B定时器的第六号门限端(引脚6)、放电端(引脚7)连接；所述555B定时器的控制电压端(引脚5)通过所述电容C3接地；所述555B定时器的输出端(引脚3)通过所述电阻R4接地，所述555B定时器的输出端(引脚3)还连接至所述第三运算放大器A3的正向输入端，所述第三运算放大器A3的反向输入端连接至所述运放供能电源Vcc2的正极，所述运放供能电源Vcc2的负极接地；所述第三运算放大器A3的输出端作为所述脉冲产生模块的输出端。
更进一步地，反馈模块包括：依次连接的频率电压转换电路，采样保持电路和减法电路；所述频率电压转换电路用于将脉冲产生模块的输出电压Vo2进行频率转换后获得相应的电压；所述采样保持电路用于对所述频率电压转换电路的输出电压Vc5在固定时间进行采样，并对采样得到的电压保持；所述减法电路用于对采样保持电路的输出电压Vc4与固有频率所对应的固有电压Vinherent相减，得出二者之间的差距，从而将其反馈至激发模块的忆阻两端。
更进一步地，频率电压转换电路包括：电容C6，电容C5，电阻R5，三极管Q1，二极管D1和供能电源Vcc3；所述电容C6的一端作为所述频率电压转换电路的输入端，所述电容C6的另一端连接至所述三极管Q1的发射极，所述二极管D1的阴极连接至所述三极管Q1的发射极，所述供能电源Vcc3的正极连接至所述三极管Q1的基极和所述二极管D1的阳极；所述供能电源Vcc3的负极接地；所述电容C5的一端连接至所述三极管Q1的集电极，所述电容C5的另一端接地；所述电阻R5和所述电容C5并联连接，所述三极管Q1的集电极作为所述频率电压转换电路的输出端。
更进一步地，采样保持电路为AWBLF398H模型。
更进一步地，减法电路包括：第四运算放大器A4，电阻R6，电阻R7，电阻R8，电阻R9和与神经元固有频率对应的电压源Vinherent；所述电阻R6的一端作为所述减法电路的输入端，接入采样保持电路的输出电压Vo4，所述电阻R6的另外一端接入所述第四运算放大器A4的反相输入端口；所述电阻R7的一端与所述第四运算放大器A4的输入端口相连，所述电阻R7的另一端与所述第四运算放大器A4的输出端相连；所述电阻R8的一端与所述第四运算放大器A4的同相输入端口相连，另一端与代表固有兴奋频率的电压Vinherent电源的正极相连，所述电压Vinherent电源的负极接地；所述电阻R9的一端与所述第四运算放大器A4的同相输入端口相连，所述电阻R9的另一端接地；所述减法电路的输出端作为所述第四运算放大器A4的输出端，输出电压表示为Vo3。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，实现了更加仿生的功能，能够对神经元的兴奋频率自适应调节，并保持在固有频率的范围内。除此之外，本发明提供的神经元电路因忆阻器的体积较小，具有较小的体积，且易于集成至大规模电路。
附图说明
图1是基于忆阻器的具有稳态可塑性的神经元电路原理框图。
图2是基于忆阻器的具有稳态可塑性的神经元电路模块结构示意图。
图3是基于忆阻器的具有稳态可塑性的神经元的采样保持电路图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施实例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施实例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明提供了一种基于忆阻器的具有稳态可塑性神经元电路，包括激发模块，脉冲产生模块，反馈模块；激发模块接收来自其他神经元产生脉冲信号，激发模块中包含一个具有阈值的忆阻器，其阻值代表该神经元细胞膜的敏感性，阻值越大代表神经元膜敏感性越低兴奋，意味着神经元频率越低，阻值越小代表神经元膜敏感性越高，意味着神经元兴奋频率越高。输入信号在激发模块内通过忆阻和电容的组合对其进行积分，当膜电位超过神经元的阈值电压时，激发模块将产生一个激发脉冲输入至脉冲产生模块，脉冲产生模块接收到激发脉冲时将产生一个窄脉冲并输出神经元。
激发模块包括两个运算放大器，即第一运算放大器A1和第二运算放大器A2，电阻R1，电容C1，COMS传输门TG，和忆阻RM。其中忆阻RM的底端与输入电压端相连，忆阻RM的顶部连接至第一运算放大器A1的反相输入端口，电容C1并联在第一运算放大器A1的反相输入端和输出端的两端，COMS传输门TG与电阻R1串联，此串联结构同样并联在第一运算放大器的反相输入端和输出端。第一运算放大器A1输出端与第二运算放大器A2同相输入端相连，第二运算放大器A2的反相输入端接入一个略小于神经元阈值电压VTH的参考电压Vref。通过上述激发模块，神经元输入电压被积分，并且当膜电压Vmem超过神经元的阈值电压时，激发模块的输出端Vo1产生一个激发脉冲。此激发模块的电路结构简单，并且能够很好的模拟生物神经元的动力学特性，容易应用于大规模集成电路。
脉冲产生模块包括一个555B定时器芯片，电阻R2，R3，R4，电容C2，C3，C4，第三运算放大器A3，555B芯片供电电源Vcc1，及运放供能电源Vcc2。其中，电容C2的一端与激发模块的输出端Vo1相连，接收来自于激发模块产生的激发脉冲，电容C2的另一端555B芯片的2号引脚相连，引发555B芯片内置电容的充放电活动。电容C3一端与555B芯片的5号引脚相连，另一端接地。电容C4一端与555B芯片的6号和7号引脚相连，并且与电阻R2的一端相连，电容C4的另一端接地。电阻R3一端与555B芯片功能电源Vcc1相连，另外一端接入555B芯片的2号端口。电阻R4的一端与555B芯片的输出端口3号引脚相连，另外一端接地，起到稳定输出电压的作用。555B芯片的4号和3号引脚分别接功能电源Vcc1和地。为了保证555B芯片所产生脉冲均为标准矩形窄脉冲，在基于555B的单稳态触发电路结构之后接一个简单的比较电路，包括一个运算放大器A3和一个提供比较电压的电源Vcc2，其中555B芯片的3号引脚与第三运算放大器A3的正相输入端口相连，A3的反相输入端口接入功能电压Vcc2，其中第三运算放大器A3的输出电压为Vo2为脉冲产生模块的输出电压。脉冲产生模块由激发脉冲刺激并产生对应的一个脉冲，该模块电路简单功能完善，输出脉冲满足应用于脉冲神经网络的需求。
反馈模块的输入为神经元的兴奋脉冲Vo2，该模块包括频率电压转换电路，采样保持电路，以及减法电路。兴奋脉冲Vo2通过频率电压转换电路将兴奋脉冲的频率转换为电压，由Vc5表示。电压Vc5输入采样保持电路，并按照采样保持的时间周期对频率电压转换电路的输出电压Vc5进行采样，输出电压为Vo4。采样保持电路的输出电压Vo4进一步接入减法电路，与代表神经元固有频率所对应的电压进行比较，并输出二者电压的差值Vo3。通过频率-电压转换模块时，基于电容上传递的电荷量和输入电荷量相同的基本原理，可以得出输入电压频率和输出电压大小的关系，从而实现了频率-电压转换的功能。频率电压转换电路包括电容C6，C5，电阻R5，三极管Q1，二极管D1，供能电源Vcc3。其中，电容C6的一端接入脉冲产生电路的输出电压Vo2，另一端与二极管D1的负端和三极管Q1的发射极相连，二极管D1的正端和三极管Q1的基极与供能电压Vcc3相连，三极管Q1的集电极与电容C5的一端相连，而电容C5的另一端接地。电阻R5两端的电压为频率电压转换电路的输出电压，表示为Vc5。
在本发明实施例中，频率电压转换电路的输出电压将输入到所述采样保持电路，在本发明中所述采样保持电路每隔1秒对输入电压进行采样，并在下一秒采样时间到来之前对采样的电压进行保持。采样保持电路由AWBLF398H芯片搭建而成，其中1号引脚为输入端口，接入频率电压转换电路的输出电压Vc5，2号引脚为控制信号输入端，电压Vdet低电平的持续时间为对Vc5电压的保持时间，一旦Vdet跳变为高电平，芯片又对此时输入的Vc5电压进行采样，3号引脚为逻辑信号的参考电位，一般将其接地。4号引脚和7号引脚分别为正相和反相功能电源，二者差值决定了输出电压可以达到的最大范围。5号引脚接电容C6，C6的大小决定输出电压到达采样电压的速度。6号引脚为采样保持电路的输出端口，表示为Vo4。
在本发明实施例中，采样保持电路的输出电压Vo4，为减法电路的输入，通过减法电路能够实时与神经元固有频率对应的电压进行比较，相减所得电压为所述反馈模块的输出电压，将反馈至所述激发模块，并修改当前激发模块内忆阻的阻值，改变了神经元膜的敏感性，进而影响神经元的兴奋频率，最终实现神经元内在稳态可塑性。减法电路包括电阻R6，R7，R8，R9，一个神经元固有频率对应的电压源Vinherent和一个运算放大器A4。其中，采样保持电路的输出电压Vo4接入电阻R6的一端，电阻R6的另外一端接入第四运算放大器A4的反相输入端口，电阻R7一端同样与第四运算放大器A4的输入端口相连，另一端与第四运算放大器A4的输出端相连。电阻R8的一端与第四运算放大器A4的同相输入端口相连，另一端与代表固有兴奋频率的电压Vinherent相连，电阻R9一端与第四运算放大器A4的同相输入端口相连，另外一端接地。减法电路的输出端口为第四运算放大器A4的输出端，输出电压表示为Vo3，输出电压通过开关S2反馈至激发模块中的忆阻顶端，在电路的修改阶段对忆阻值进行修改。根据上述电路连接结构，利用虚短和虚断的概念，在输入电压Vo4和代表固有兴奋频率的电压Vinherent的作用下，可以得到二者的差和输出电压的比值为定值。
如图1所示，图1为基于忆阻器的具有稳态可塑性的神经元电路原理框图。忆阻器的神经元电路由激发模块，脉冲产生模块和反馈模块组成。三个模块共同作用，构造成基本的负反馈调节模型。考虑到本发明对脉冲神经网络友好，电路中输入信号被设置为幅值较低且脉宽较长的脉冲，输出信号被设置为幅值较高且脉宽较短的脉冲。
如图2所示，为所述基于忆阻器的具有稳态可塑性的神经元电路。整个电路工作在三个阶段，积分阶段，兴奋阶段和修改阶段。输入脉冲与所述激发模块相连，所述激发模块由忆阻和由电容C1，电阻R1，CMOS传输门TG和第一运算放大器A1构成的反向积分电路结构共同作用，使得神经元膜电位上升，当膜电位Vmem小于神经元的阈值电压VTH时，电路工作在积分阶段，此时CMOS传输门TG的控制电压Vc为负电压，使RC放电回路断开；当膜电位上升至参考电压Vref时，这里Vref略小于神经元的阈值电压VTH，Vo1输出高电平，又因为所述脉冲产生模块所需的触发信号为下降沿有效，所以当Vmem到达神经元的阈值电压VTH时，Vo1跳变至低电位，此时所述脉冲产生激发模块会被激发，神经元电路工作在兴奋阶段。神经元处于兴奋阶段时，所述CMOS传输门TG的控制电压Vc被置为正电压，此时C1的放电回路被接通，通过电阻R1进行放电，进而Vmem被置为0。在此阶段，所述基于555B定时器的单稳态触发电路将作为脉冲产生电路，电路中的电容C4充电到达3.33V，输出端口3将输出一个窄脉冲，为了保证所述脉冲产生模块输出的脉冲均为标准形状的矩形脉冲，所以在基于555B定时器的单稳态触发器后增加一个简单的比较电路，此时Vo2为脉冲产生模块的输出电压，并将会作为整个神经元的输出脉冲传向下一个神经元，除此之外，脉冲产生模块的输出电压Vo2将会传输至反馈模块。
反馈模块由3部分电路组成，频率-电压转换电路，采样保持电路以及减法电路。在频率-电压转换电路中，三极管Q1的发射极接二极管D1，三极管Q1的集电极接电容C5，三极管的Q1的基极连接供能电源Vcc3，当脉冲产生模块的输出电压Vo2为低电位时，供能电源Vcc3将通过二极管D1对电容C6进行充电，由于脉冲产生模块的输出电压Vo2的脉宽远远小于整个脉冲周期，所以脉冲产生模块的输出电压Vo2保持低电位的时间将远远大于脉冲产生模块的输出电压Vo2处于高电平的时间，所以C6将会被完全充满，所以C6两端的初始电压为Vcc3-VD1，在脉冲产生模块的输出电压Vo2到达高电平之前，三极管Q1不会被导通。当脉冲产生模块的输出电压Vo2到达高电平时，三极管Q1的发射极电压将会增加到Vcc3-VD1+Vo2，这个电压远远高于三极管的基极电压Vcc3，因此三极管Q1将会被导通，并且电容C6将会通过三极管Q1进行放电。当三极管Q1处于饱和区时，此时三极管的发射极电压与集电极电压相同，所以三极管Q1将会一直导通，C6的电荷会转移至C5两端，使三极管集电极电压上升，当Veb到达三极管Q1的导通电压VQ1时，三极管将重新断开。从电容C6开始放电算起，C6的初始电荷为Vc6，ini＝Vcc3-VD1+Vo2，放电结束时C6的电荷为Vc6，fin＝Vcc3+VQ1。C6上变化的电荷，全部转移到C5中储存，根据电荷与电压的关系，储存在C5上的电荷为(Vc6，ini-Vc6，fin)C6。所以，C5将在每次Vo2为高电平时接收由C5释放的电荷。在本发明中，将C5R5设置为较大数值，使得每个周期其电压没有太大变化，当C5上储存的电荷与其释放的电荷相等时，输出电压Vc5到达平衡点，所以可以得出下士的关系：考虑到Vo2处于高电平的时间远远小于整个时间周期，所以视Q1的关断时间为整个周期T，并将(1)式右边级数展开可以得到输入电压频率和输出电压的关系，如下：Vc5＝f·C6·R5·(Vo2-VD1-VQ1)……(2)。
如图3所示，频率-电压转换电路输出电压将输入至采样保持电路AWBLF398H的1端口，其中C6的大小决定了输出电压Vo4升高至Vc5的采样电压的时间，电容值越大，上升时间越长，反之越短。端口2为逻辑端口，输入的逻辑信号决定了采样时间周期。因为考虑到本发明频率-电压转换电路的输出电压需要一定时间到达平衡电压，除此之外，生物神经系统中的稳态可塑性需要考虑一段时间内的变化趋势，为了与生物功能保持一致，所以设置本发明中的采样周期为1.1s，也就意味着每间隔1.1s采样保持电路对所述频率-电压转换电路的输出电压Vc5进行采样，并在下一个采样时间到来之前保持采样电压不变，如图所示Vo4为采样保持电路的输出电压。
采样保持电路的输出电压Vo4是减法电路的输入。通过所述减法电路，神经元兴奋频率转换为对应的电压Vo4将与神经元固有兴奋频率所转换为对应的电压Vinherent相减，所得差值即表征当下神经元兴奋频率和神经元固有频率的差距，并以电压的形式Vo3，反馈至所述激发模块。其中，反馈电压由下式给出：开关S1和S2，是周期时控开关，其闭合持续时间为0.015s，在采样保持电路输出电压稳定时，开关状态改变。本发明设置开关转换周期为1.12s，即每间隔1.12s，S1和S2闭合S0断开一次持续时间为0.015s。当神经元的兴奋频率高于固有频率时，反馈电压Vo3为负值，会使忆阻值升高，从而降低神经元膜的敏感性，当输入相同的输入时，神经元的兴奋频率会降低；反之，当神经元的兴奋频率低于固有频率时，反馈电压Vo3为正值，会使忆阻值降低，从而升高神经元的细胞膜的敏感性，当输入信号相同时，神经元的兴奋频率会增加。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种基于忆阻器的具有稳态可塑性的神经元电路，其特征在于，包括：激发模块(1)，脉冲产生模块(2)和反馈模块(3)；
所述激发模块(1)的信号输入端用于接收前神经元产生的输入脉冲Vin，所述激发模块(1)用于根据所述输入脉冲Vin输出激发脉冲Vo1；
所述脉冲产生模块(2)的输入端连接至所述激发模块(1)的输出端，所述脉冲产生模块(2)用于根据所述激发脉冲Vo1的触发产生相应的兴奋脉冲Vo2；所述脉冲产生模块(2)具有两个输出端，第一输出端用于输出兴奋脉冲Vo2；
所述反馈模块(3)的输入端连接至所述脉冲产生模块(2)的第二输出端，所述反馈模块(3)的输出端连接至所述激发模块(1)的反馈输入端，所述反馈模块(3)用于将所述兴奋脉冲Vo2的频率与神经元固有脉冲频率finherent进行比较，并根据比较结果输出相应的反馈电压Vo3。
2.如权利要求1所述的神经元电路，其特征在于，所述激发模块(1)包括：忆阻器Rm，电阻R1，CMOS传输门TG，电容C1，第一运算放大器A1，第二运算放大器A2，第一开关S0，第二开关S1和第三开关S2；
所述第一开关S0的一端作为所述激发模块(1)的信号输入端，所述第一开关S0的另一端与所述忆阻器Rm的一端相连，所述忆阻器Rm的另一端与所述第一运算放大器A1的反相输入端相连，所述第一运算放大器A1的同相输入端与所述脉冲产生模块(2)的第一输出端相连；所述第二开关S1的一端与所述忆阻Rm的一端相连，所述第二开关S1的另一端接地；所述第三开关S2的一端与所述忆阻器Rm的另一端端相连，所述第三开关S2的另一端作为所述激发模块(1)的反馈输入端；
所述COMS传输门和所述电阻R1串联后与所述电容C1并联，再将其并联在所述第一运算放大器A1的反相输入端和输出端之间；所述第一运算放大器A1的输出端与所述第二运算放大器A2的同相输入端相连，且所述第二运算放大器A2的反相输入端接入参考电压Vref，所述第二运算放大器A2的输出端作为所述激发模块(1)的输出端。
3.如权利要求2所述的神经元电路，其特征在于，所述参考电压Vref小于神经元阈值电压VTH。
4.如权利要求1或2所述的神经元电路，其特征在于，所述脉冲产生模块(2)包括：555B定时器，电阻R2，电阻R3，电阻R4，电容C2，电容C3，电容C4，第三运算放大器A3，供电电源Vcc1和运放供能电源Vcc2；
所述电容C2的一端作为所述脉冲产生模块(2)的输入端，所述电容C2的另一端连接至所述555B定时器的触发端；
所述供电电源Vcc1的负极接地，所述供电电源Vcc1的正极连接至所述555B定时器的电源端，所述供电电源Vcc1的正极还通过所述电阻R3连接至所述555B定时器的触发端，所述供电电源Vcc1的正极还通过依次串联的电阻R2和电容C4接地；
所述电阻R2和所述电容C4的串联连接端与所述555B定时器的门限端和放电端连接；
所述555B定时器的控制电压端通过所述电容C3接地；
所述555B定时器的输出端通过所述电阻R4接地，所述555B定时器的输出端还连接至所述第三运算放大器A3的正向输入端，所述第三运算放大器A3的反向输入端连接至所述运放供能电源Vcc2的正极，所述运放供能电源Vcc2的负极接地；所述第三运算放大器A3的输出端作为所述脉冲产生模块(2)的输出端。
5.如权利要求1-3任一项所述的神经元电路，其特征在于，所述反馈模块(3)包括：依次连接的频率电压转换电路，采样保持电路和减法电路；所述频率电压转换电路用于将脉冲产生模块的输出电压Vo2进行频率转换后获得相应的电压；所述采样保持电路用于对所述频率电压转换电路的输出电压Vc5在固定时间进行采样，并对采样得到的电压保持；所述减法电路用于对采样保持电路的输出电压Vc4与固有频率所对应的固有电压Vinherent相减，得出二者之间的差距，从而将其反馈至激发模块的忆阻两端。
6.如权利要求5所述的神经元电路，其特征在于，所述频率电压转换电路包括：电容C6，电容C5，电阻R5，三极管Q1，二极管D1和供能电源Vcc3；
所述电容C6的一端作为所述频率电压转换电路的输入端，所述电容C6的另一端连接至所述三极管Q1的发射极，所述二极管D1的阴极连接至所述三极管Q1的发射极，所述供能电源Vcc3的正极连接至所述三极管Q1的基极和所述二极管D1的阳极；所述供能电源Vcc3的负极接地；所述电容C5的一端连接至所述三极管Q1的集电极，所述电容C5的另一端接地；所述电阻R5和所述电容C5并联连接，所述三极管Q1的集电极作为所述频率电压转换电路的输出端。
7.如权利要求5所述的神经元电路，其特征在于，所述减法电路包括：第四运算放大器A4，电阻R6，电阻R7，电阻R8，电阻R9和与神经元固有频率对应的电压源Vinherent；
所述电阻R6的一端作为所述减法电路的输入端，所述电阻R6的另外一端接入所述第四运算放大器A4的反相输入端；
所述电阻R7的一端与所述第四运算放大器A4的输入端相连，所述电阻R7的另一端与所述第四运算放大器A4的输出端相连；
所述电阻R8的一端与所述第四运算放大器A4的同相输入端相连，另一端与代表固有兴奋频率的电压源Vinherent的正极相连，所述电压源Vinherent的负极接地；
所述电阻R9的一端与所述第四运算放大器A4的同相输入端口相连，所述电阻R9的另一端接地；所述减法电路的输出端作为所述第四运算放大器A4的输出端。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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