CN107731264A - 非易失性存储器测试 - Google Patents

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Abstract

提供了包括在由处理器(11)测试其他系统部件的至少一部分期间同时测试非易失性存储器的设备、系统和方法。

Description

非易失性存储器测试
技术领域
本申请涉及与非易失性存储器的测试有关的设备、方法和系统。
背景技术
片上系统(SoC)在单个芯片上提供各种功能。这种片上系统的典型部件可以包括处理器、振荡器、输出驱动器和/或模拟或者数字输入。此外，片上系统通常包括嵌入式非易失性存储器，例如闪存。这种非易失性存储器例如用于存储用于片上系统的处理器的程序部分或者数据。非易失性存储器还允许通过更新非易失性存储器、永久数据和应用代码的存储来使用设备特征配置。典型的非易失性存储器包括闪存、EPROM(电可编程只读存储器)或者EEPROM(电可擦除可编程只读存储器)，但不限于此。
片上系统上提供的这种非易失性存储器的尺寸随时间一直在增加。例如，在诸如AUTOSAR(汽车开放系统架构)的汽车行业中，诸如安全特征和软件框架的新特征需要增加用于数据和软件代码的存储空间。
通常在生产测试期间测试片上系统。与诸如随机访问存储器(RAM)、只读存储器(ROM)或者动态随机访问存储器(DRAM)的其它存储器类型相比，诸如闪存的非易失性存储器具有相对较慢的访问时间，特别是较慢的写访问。因此，闪存测试需要相当长的时间。例如，对于具有128kB闪存的嵌入式功率集成电路SoC，后端测试流程中用于闪存的测试时间可能高达总测试时间的约30％。增加的测试时间导致增加的生产成本。
因此，目的是提供能够减少总测试时间的设备和方法。
发明内容
根据一个实施例，提供了一种设备，包括：
处理器，
非易失性存储器，
测试控制器，以及
至少一个其他电路部件，
其中，在测试模式中，处理器配置为测试所述至少一个其他电路部件，并且其中测试控制器配置为与至少一个其他电路部件的测试的至少一部分同时测试非易失性存储器。
根据另一实施例，提供了一种片上系统，包括：
微控制器，
闪存，
其他电路，以及
内建自测试控制器，
其中内建自测试控制器配置为与微控制器测试至少一些其他电路至少部分同时地测试闪存。
根据另一实施例，提供了一种方法，包括：
使用处理器测试系统部件，以及
在系统部件的测试的一部分期间同时测试非易失性存储器。
以上概述仅旨在给出一些实施例的某些特征的简要概述，而不应被解释为限制性的。特别地，其他实施例可以具有除上述讨论的实施例的其它特征。
附图说明
图1是根据一个实施例的设备的框图。
图2是图示了根据一个实施例的方法的流程图。
图3是根据一个实施例的设备的详细框图。
图4是根据另一实施例的设备的详细框图。
图5是图示了根据一个实施例的设备的示图。
图6A是出于比较目给出的图示了用于图5的设备的常规测试方法的流程图，并且图6B是图示了根据一个实施例的方法的流程图。
图7是图示了根据一些实施例的可用于测试非易失性存储器的命令的表。
图8图示了根据一些实施例使用图7的命令用于测试过程的代码。
具体实施方式
下面，将参考附图详细描述各种实施例。这些实施例仅以示例的方式给出并且不应当理解为限制性的。例如，虽然将实施例描述为包括多个特征或者元件，但是这不应当理解为指示所有这些特征或者元件对于实现是必需的。相反，在其他实施例中，一些这些特征或者元件可以被省略和/或可以被备选特征或者元件替代。此外，除了在附图中明确示出或者在本文中描述的特征或者元件之外，还可以提供其他特征或者元件，例如在常规片上系统设备中使用的特征或者元件。
来自不同实施例的特征可以组合以形成其他实施例。相对于一个实施例描述的变化或者修改也可应用于其他实施例。
图中示出的或者本文描述的任何直接电连接或者耦合(即没有中间元件的任何连接或者耦合)也可以通过间接连接或者耦合(即具有一个或者多个附加中间元件的连接或者耦合)来实现，只要基本上维持连接或者耦合的一般目的(例如以传输某种信号或者某种信息或者以提供某种控制)。
下面描述的一些实施例涉及非易失性存储器(NVM)的测试。非易失性存储器通常被理解为可以写入数据的存储器，并且即使不提供电流或者电压该存储器也维持数据。这种非易失性存储器的示例包括闪存、EPROMs或者EEPROMs。在该方面中的测试涉及可以评估设备的正确操作的任何动作。对于诸如非易失性存储器的存储器，测试可能涉及将测试数据写入到存储器，并从存储器读取测试数据。
一些实施例涉及片上系统。片上系统，有时也被称为芯片上系统，并且通常缩写为SoC，是将计算机或者其他电子系统的所有或者至少大部分部件集成到单个芯片中的集成电路，即在单个芯片管芯上。在这种单个芯片管芯上片上系统可以包含数字、模拟、混合信号和/或射频功能。典型的应用是在嵌入式系统的领域中。
现在转向附图，图1示出了图示根据一个实施例的设备10的示意性框图。在一些实施例中，设备10可以被实施为片上系统，使得设备10的所有或者几乎所有元件，特别是图1所图示的元件，设置在单个芯片管芯上。在其它实施例中，可以在分离的芯片管芯上实施图1示出的元件，并且可以例如在单个半导体封装件中提供图1示出的元件。
图1的设备10包括处理器11、其他电路部件12(诸如接口、存储器、驱动器等)、非易失性存储器15和非易失性存储器(NVM)内建自测试(BIST)电路14。部件经由图1的实施例中的总线13或者其它电连接耦合。非易失性存储器15可以例如是闪存、EPROM或者EEPROM，但不限于此。处理器11可以是任何种类的处理器，例如通用处理器或者微控制器。
提供多路复用实体16。在测试模式中，多路复用实体16将内建自测试电路14耦合到非易失性存储器15，并且将内建自测试电路14和非易失性存储器15从总线13解耦。在常规操作中，多路复用器16将非易失性存储器15耦合到总线13，使得处理器11可以访问非易失性存储器15。
在测试模式中，处理器11可以运行程序来测试其他电路部件12。此外，BIST电路14可以通过处理器11在其它电路部件12的至少一些测试期间测试非易失性存储器15，使得并行地和/或同时地有效执行测试。在一些实施例中，与处理器11顺序地执行其他电路部件12和非易失性存储器15的测试的情况相比，这可以减少测试所需的总体时间。
在一些实施例中，可选地，如虚线17指示的，处理器11可以在其他电路部件12的测试的某些部分期间通过BIST电路14暂停测试。在一些实施例中，该指令可以经由专用通信连接，但在其他实施例中可以经由总线13执行。特别地，在测试其他电路部件12的一些阶段期间，在设备10中可以采取在普通操作范围之外的条件(例如降低或者增加电源电压以执行某些应力测试、改变设备10的时钟等)。在这种阶段期间测试非易失性存储器15可能使测试结果失真，因为例如消极的测试结果可能不仅由非易失性存储器15的故障引起，而且可能由用于测试其它电路部件12的这种测试条件引起。因此，在应用这些条件的阶段期间，通过BIST电路14的测试可以暂停。在该暂停中，BIST电路14的状态可以被“冻结”，使得在测试的暂停之后，可以恢复非易失性存储器15的测试。
应当注意，虽然BIST电路14和非易失性存储器15在图1中被描绘为分离的框。它们也可以集成在一起。在这种情况下，在一些实现中，可以省略多路复用器16。
图2是图示了根据一个实施例的方法的流程图。可以在图1的设备10中执行图2的方法，但也可以在其他设备中执行。
然而，为了更好的理解，将参考图1的设备10来描述图2的方法。这不应理解为将图2的方法限制到图1的设备10。
在图2中的20处，方法包括使用诸如图1的处理器11的处理器来测试系统部件，例如其他电路部件12。
在21处，方法包括在20处的系统部件的测试的一部分期间同时测试非易失性存储器。如参考图1所解释的，在系统部件的测试的其他部分中，可以暂停对非易失性存储器的测试。因此，尽管20和21被描绘为图2中的相继操作，它们实际上至少部分地彼此并行地执行。
图3是根据一个实施例的系统或者设备的部分的框图。具体而言，图3示出了用于图1的BIST电路14、多路复用器16和非易失性存储器15的实现示例。然而，图3的设备部分也可以用于除了图1的设备10之外的其他设备和系统中。
图3的设备包括总线310，如箭头311所指示，该总线310将图3所示的部件耦合到微控制器或者其他控制器，例如图1的处理器11。总线310可以是任意主机总线。
在正常操作期间，总线多路复用器/仲裁器39将总线310耦合到总线部分310”，以便将非易失性存储器耦合到微控制器。图3的实施例中的非易失性存储器包括非易失性存储器访问逻辑和功率生成器37，其包括用于访问非易失性存储单元阵列38的逻辑，实际数据储存在该非易失性存储单元阵列38中。在一些实施例中，非易失性存储器37、38可以被实施为闪存。
在操作的测试模式中，总线多路复用器/仲裁器39将总线310解耦并且将总线部分310’耦合到总线部分310”。这将提供用于测试非易失性存储器37、38的内建自测试(BIST)控制器31经由定序器36耦合到非易失性存储器。BIST控制器31耦合到指令存储器30，指令存储器30包括用于测试非易失性存储器37、38的要在BIST控制器31中执行的指令，将在后面参照图7和图8讨论这些指令的示例。
此外，在图3的实施例中，BIST控制器31耦合到存储扇区地址33、页地址34和数据35的基址寄存器32。扇区地址和页地址标识要测试的NVM单元阵列38中的存储区域。例如，通常在扇区或者页中组织闪存。对于具有不同结构的非易失性存储器，基址寄存器32可以适于这种不同的结构。此外，基址寄存器32包括数据存储器35，数据存储器35存储要写入到NVM单元阵列38的数据或者从NVM单元阵列38读取的数据。
特别地，用于测试的BIST控制器31可以执行写操作和读取操作，从而测试NVM单元阵列38。例如，可以将值写入到单元阵列38，然后再次读取，并且检查数据是否一致。通常，在执行期间，在一些实施例中，读写命令可以通过四种不同的数据拓扑来操作，即数据寄存器/反相数据寄存器/固态0/固态1。在数据寄存器中，数据寄存器35的内容被写入到存储单元，然后例如再次读取并且与数据寄存器中的值进行比较。在反相数据寄存器中，使用数据寄存器35的反相内容。数据寄存器的内容可以是用户可配置的。在固态0或者固态1中，分别将0和1的固定值写入到单元(然后例如再次读出并且与原始写入的值进行比较)。可以在不同的模式中在NVM单元阵列38上执行测试。
此外，如312处指示的，可以指示BIST控制器31在特定时间段期间暂停测试，特别是在通过微控制器针对其它电路部件执行测试的某些阶段期间，如已经参考图1和2所述。
此外，图3的实施例包括定序器36。定序器36通过BIST控制器31将信号转换成适合于控制非易失性存储器37、38的信号。在其他实施例中，不需要提供定序器36作为分离的实体，而是可以通过BIST控制器31中的软件、硬件、固件或者其组合来实施其功能。
在图3的实施例中，NVM访问逻辑和功率生成器37在某些情况下可能没有自己的控制器。在其他实施例中，NVM访问逻辑可以具有自己的控制器。在这种情况中，该控制器也可用于测试，从而避免了在一些实施例中对于分离的BIST控制器31的需要。图4中示出了相应的实施例。
在图4的实施例中，NVM访问逻辑和功率生成器40经由总线49耦合到由箭头410指示的微控制器，例如图1的处理器11。总线49可以是任意主机总线(AHB)，但不限于此。
在图4的实施例中，NVM访问逻辑和功率生成器40包括闪存控制器43，其在正常操作中用于控制对包括多个非易失性存储单元的NVM单元阵列41的访问。在测试模式中，闪存控制器43也用于测试NVM单元阵列41，使得测试不需要由微控制器或者其它处理器执行。
为了在测试模式中控制NVM单元阵列41，闪存控制器43耦合到包括用于测试的指令的指令存储器42，并且包括BIST定序器44以向NVM单元阵列41输出用于测试的适当信号。此外，闪存控制器43耦合到包括用于扇区地址(46)、页地址(47)和数据(48)的存储器的基址寄存器45，对于测试而言该基址寄存器45具有与图3的基址寄存器32相同的功能。应当注意，指令存储器42和基址寄存器45也可以在正常操作中用于从NVM单元阵列41读取数据和将数据写入到NVM单元阵列41，使得它们的使用不一定限于测试。
此外，如410所指示，可以例如根据来自微控制器或者其他处理器的指令暂停由闪存控制器43进行的测试，特别是在微控制器或者其他处理器以可能负面影响NVM单元阵列41的测试的方式执行其他电路部件的测试的阶段期间，如前所述。
除了用于测试并且使用NVM访问逻辑和功率生成器40的内部闪存控制器并且不需要总线多路复用器/仲裁器的事实之外，可以以与例如先前关于图3所述相同的方式执行使用图4的实施例的测试，使得将不再描述这些细节。
图5图示了示例系统，在该示例系统中可以实施关于图1至4上面所讨论的技术。尽管在图5中示出了包括特定功能的特定系统，这只是为了进一步说明，并且也可以在其他设备中实施上述技术。
图5的系统包括设计成控制三相电机54的模块52，特别地，该三相电机54可以是无刷直流(BLDC)电机。为此，模块52包括由片上系统50控制的多个晶体管开关55。片上系统50包括微控制器51和闪存53。此外，片上系统50包括多个其他电路，诸如模拟/数字输入、模数转换器(ADC)、用于电流感测的运算放大器(OP)、用于驱动开关55的三相驱动器、振荡器和内部电源电压生成器等。可以使用如上所述的技术测试闪存53。
为了进一步说明，图6A和6B是可用于测试图5的系统(片上系统50)的测试过程的流程图。图6A图示了常规的测试过程，而图6B示出了根据一个实施例的测试过程。
在图6A中，对于要测试的片上系统50的所有部件，常规测试由图5中的诸如微控制器51的处理器顺序执行。在标记连续性的60处，测试电接触。在61处，测试功率测量单元和内部电源电压。在62处，测试流程包括测试片上系统的数字部件。在63处，测试包括测试振荡器和/或PLL。
在64处，测试包括测试片上系统的测量单元，例如模数转换器。在65处，测试包括测试片上系统的线性串行接口。在66处，测试包括测试诸如图5的闪存53的闪存。在67处，方法包括测试桥式驱动器，例如图5的片上系统50的电荷泵和晶体管驱动器。
图6A的所有测试由处理器顺序执行(虽然确切的顺序可以改变)，并且在66处的闪存的测试由于闪存的慢访问时间而可能需要较长的时间并且延长测试，如在前言部分所解释的。
图6B图示了根据一个实施例的测试。测试阶段60-65和67对应于参考图6A说明的测试阶段60-65和67并且由例如图5的微控制器51的处理器顺序执行。然而，与图6A相反，微控制器不以该顺序执行闪存测试，而是通过BIST控制器或者诸如闪存控制器的内部存储器控制器并行执行闪存测试，例如关于图3和4所示图示的。在图6B的示例中，在三个阶段68、69和610中执行闪存测试，在该闪存测试期间测试例如存储器的不同部分(例如，不同的存储单元)。在图6B的非限制性示例中，三个阶段68、69和610分别与测试阶段61、64和67并行执行，而在阶段62、63和65期间暂停闪存测试，例如由于在这些阶段期间施加的条件可能不利地影响闪存测试，如前所述。图6B中的三个闪存测试阶段68、69和610以及与它们并行的其他测试阶段的数量仅用作示例，并且取决于设备可以提供不同数量的闪存测试阶段，和/或它们可以不同于图6B所示的分布。
接着，将参照图7和8讨论用于非易失性存储器的示例命令和示例测试过程。图7是图示了可以由命令代码0-6标识的各种命令的表。命令可以包括无操作(NOP)命令，擦除某个页、某个扇区或整个存储器的擦除命令，读取或者写入数据请求或者反相数据寄存器的读取和写入命令，固态0或者固态1，跳转到不同的存储单元的跳转命令，加载命令和复位命令。
图8图示了对应于所谓的March 5N模式的示例测试。在March模式中，读取单元并且评估结果(例如与预期值比较)。接着，将反相(读取)内容写入到单元，并且使用的地址增加1。重复该过程直到覆盖要测试的整个存储区域。在其他实施例中，可以使用通常在存储器测试中使用的其他测试算法，例如块写/读取方法。在该方法中，将测试值写入到单元，然后将地址增加1，并重复写入和增加直到覆盖要测试的整个存储区域(例如，块)。然后，以相同的模式读取和评估单元。
可以使用各种数据拓扑来进行这样的测试，诸如可以使用以交替方式将值0和1写入单元阵列的棋盘/反棋盘模式。通常，任何常规的测试算法和数据拓扑也可以与上面讨论的BIST测试结合使用。
图7和8所示的特定命令和特定测试仅用于进一步说明，并且在其他实施例中，可以使用其他命令或者其他测试方案用于测试非易失性存储器。
鉴于上述讨论的变化和各种实施例，显而易见的是这些实施例仅用作示例，并且不应解释为限制性的。
以下示例是本发明的优选实施例：
示例1.一种设备，包括：
处理器，
非易失性存储器，
测试控制器，以及
至少一个其他电路部件，
其中，在测试模式中，处理器被配置为测试所述至少一个其他电路部件，并且其中测试控制器被配置为与至少一个其他电路部件的测试的至少一部分同时测试非易失性存储器。
示例2.根据示例1的设备，其中设备被实施为片上系统。
示例3.根据示例1的设备，其中测试控制器与非易失性存储器分离。
示例4.根据示例3的设备，还包括耦合处理器、非易失性存储器和至少一个其他电路部件的总线系统，设备还包括被配置为在测试模式期间将非易失性存储器从处理器解耦的多路复用器。
示例5.根据示例1或者2中任一项的设备，其中测试控制器被并入在非易失性存储器的存储控制器中。
示例6.根据示例1至5中任一项的设备，其中测试控制器被配置为被暂停以便暂停非易失性存储器的测试。
示例7.根据示例6的设备，其中处理器被配置为在所述至少一个其他电路部件的一些测试阶段期间暂停测试控制器。
示例8.根据示例7的设备，其中一些测试阶段包括负面影响非易失性存储器的测试的操作条件。
示例9.根据示例1至8中任一项的设备，其中非易失性存储器包括闪存。
示例10.一种片上系统，包括：
微控制器，
闪存，
其他电路，以及
内建自测试控制器，
其中内建自测试控制器配置为与微控制器测试至少一些其他电路至少部分同时地测试闪存。
示例11.根据示例10的系统，其中内建自测试控制器被并入在闪存的存储控制器中。
示例12.根据示例10的系统，其中内建自测试控制器与闪存分离。
示例13.根据示例12的系统，还包括在所述测试期间将微控制器从闪存解耦的多路复用器。
示例14.根据示例10至13中任一项的系统，其中内建自测试控制器包括用于暂时暂停测试的暂停输入。
示例15.一种方法，包括：
使用处理器测试系统部件，以及
在系统部件的测试的一部分期间同时测试非易失性存储器。
示例16.根据示例15的方法，还包括在系统部件的测试的另一部分期间暂时暂停测试非易失性存储器。
示例17.根据示例16的方法，还包括由处理器设置在测试的另一部分期间用于系统部件的测试条件，该测试条件不利地影响非易失性存储器的测试。
示例18.根据示例15至17中任一项的方法，其中测试非易失性存储器包括根据棋盘图案、反棋盘图案、March模式和/或块写/读取中的一项来测试非易失性存储器。
示例19.根据示例15至18中任一项的方法，其中测试所述非易失性存储器包括将测试数据写入到非易失性存储器，从所述非易失性存储器读取测试数据以及将所读取的测试数据与要写入的测试数据进行比较。

Claims (19)

1.一种设备，包括：
处理器，
非易失性存储器，
测试控制器，以及
至少一个其他电路部件，
其中，在测试模式中，所述处理器被配置为测试所述至少一个其他电路部件，并且其中所述测试控制器被配置为与所述至少一个其他电路部件的测试的至少一部分同时测试所述非易失性存储器。
2.根据权利要求1所述的设备，其中所述设备被实施为片上系统。
3.根据权利要求1所述的设备，其中所述测试控制器与所述非易失性存储器分离。
4.根据权利要求3所述的设备，还包括耦合所述处理器、所述非易失性存储器和所述至少一个其他电路部件的总线系统，所述设备还包括多路复用器，所述多路复用器被配置为在所述测试模式期间将所述非易失性存储器从所述处理器解耦。
5.根据权利要求1或者2中任一项所述的设备，其中所述测试控制器被并入在所述非易失性存储器的存储控制器中。
6.根据权利要求1至5中任一项所述的设备，其中所述测试控制器被配置为被暂停以便暂停所述非易失性存储器的测试。
7.根据权利要求6所述的设备，其中所述处理器被配置为在所述至少一个其他电路部件的一些测试阶段期间暂停所述测试控制器。
8.根据权利要求7所述的设备，其中所述一些测试阶段包括负面影响所述非易失性存储器的测试的操作条件。
9.根据权利要求1至8中任一项所述的设备，其中所述非易失性存储器包括闪存。
10.一种片上系统，包括：
微控制器，
闪存，
其他电路，以及
内建自测试控制器，
其中所述内建自测试控制器配置为与所述微控制器测试至少一些所述其他电路至少部分同时地测试所述闪存。
11.根据权利要求10所述的系统，其中所述内建自测试控制器被并入在所述闪存的存储控制器中。
12.根据权利要求10所述的系统，其中所述内建自测试控制器与所述闪存分离。
13.根据权利要求12所述的系统，还包括在所述测试期间将所述微控制器从所述闪存解耦的多路复用器。
14.根据权利要求10至13中任一项所述的系统，其中所述内建自测试控制器包括用于暂时暂停测试的暂停输入。
15.一种方法，包括：
使用处理器测试系统部件，以及
在所述系统部件的所述测试的一部分期间同时测试非易失性存储器。
16.根据权利要求15所述的方法，还包括在所述系统部件的所述测试的另一部分期间暂时暂停测试所述非易失性存储器。
17.根据权利要求16所述的方法，还包括由所述处理器设置在所述测试的所述另一部分期间用于所述系统部件的测试条件，所述测试条件不利地影响所述非易失性存储器的测试。
18.根据权利要求15至17中任一项所述的方法，其中测试所述非易失性存储器包括根据棋盘图案、反棋盘图案、March模式和/或块写/读取中的一项测试所述非易失性存储器。
19.根据权利要求15至18中任一项所述的方法，其中测试所述非易失性存储器包括将测试数据写入到所述非易失性存储器，从所述非易失性存储器读取所述测试数据以及将所读取的测试数据与要写入的测试数据进行比较。
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