CN107697882A - 用于制造半导体器件的工艺以及相应半导体器件 - Google Patents

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Abstract

公开了用于制造半导体器件的工艺以及相应半导体器件。一种用于制造集成半导体器件(55)的工艺，包括：形成MEMS结构(26)；形成ASIC电子电路(36)；以及将该MEMS结构电耦合至该ASIC电子电路(36)。该MEMS结构和该ASIC电子电路从包括半导体材料的同一衬底(20)开始集成；其中，该MEMS结构(26)形成在该衬底的第一表面(20a)处，并且该ASIC电子电路形成在该衬底(20)的第二表面(20b’)处，在横向于该第一表面(20a)和该第二表面(20b’)的延伸部的水平平面的方向上，该第二表面与该第一表面(20a)竖直相反。

Description

用于制造半导体器件的工艺以及相应半导体器件
技术领域
本发明涉及一种用于制造包括MEMS(微机电系统)结构和相关联集成电子电路的半导体器件的工艺以及一种相应的半导体器件。
背景技术
已知半导体器件(例如，传感器器件)包括以下各项：至少一个MEMS结构，例如，被设计成用于响应于检测到的量(比如，加速度、角速度或压力)而生成电气量的感测结构；以及耦合的集成电子电路(ASIC(专用集成电路))，其集成了用于处理(例如，放大和滤波)由MEMS结构生成的前述电气量并供应输出信号(例如，指示所检测到的量的电压)的适当电路元件。
MEMS结构和相应ASIC电子电路通常设置在由半导体材料组成的对应裸片中，这些裸片以适当的方式被容纳、电连接在一起在同一封装体内。封装体限定集成半导体器件朝向外部环境的机械和电接口，例如，以便耦合至并入了集成半导体器件的电子装置的PCB(印刷电路板)。
如已知的，通常，制造集成半导体器件的MEMS结构需要与典型地设想有CMOS(互补金属氧化物半导体)工艺步骤的制造耦合的ASIC电子电路不兼容的制造步骤；例如，针对MEMS结构而设想的温度、材料以及加工环境可能与CMOS工艺步骤中的至少一些步骤不兼容。
例如，对多晶硅层(从该多晶硅层开始限定MEMS结构的移动质量块)进行外延沉积的温度(例如，大约1100℃)可能与ASIC的金属化层的熔点(例如，在铝的情况下，大约450℃)不兼容。
由此，常见的做法是，使用对应的独立制造操作来分别制造由半导体材料组成的对应衬底(或者晶片)中的MEMS结构和相应ASIC，并且随后使用键合技术来将这两个衬底(或者晶片)键合在一起。
图1示出了已知类型的集成半导体器件1的示例，其中，包括MEMS结构(仅地通过非限制性示例的方式，在此包括空腔3和在空腔3上方延伸的膜4)的第一衬底2在封装体6内被堆叠在包括ASIC电子电路的第二衬底5的顶部。
在将相同的第一衬底2和第二衬底5堆叠在彼此顶部上并通过插入的粘合层7键合之前，采用单独和独立的方式来制造集成在第一衬底2中的MEMS结构以及集成在第二衬底5中的ASIC电子电路。
由第一衬底2和第二衬底5构成的堆叠结构经由粘合层被安排在支撑层8上，支撑层8构成封装体6的基部并且具有：顶表面8a，第二裸片5通过另外的粘合层9被附接至该顶表面；以及底表面8b，该底表面与封装体6外部的环境接触并承载适当的电气接触元件(本文中未展示)，例如，采用被设计成例如用于与PCB耦合的导电焊区或凸块的形式。
第一衬底2和第二衬底5具有对应的顶表面，在该顶表面上设置了电连接至MEMS结构和ASIC电子电路的对应接触焊盘10(采用将对本领域技术人员来说显而易见的方式)。在支撑层8的顶表面8a上提供了另外的接触焊盘11。
第一键合接线12根据所谓的“接线键合技术”将第一衬底2和第二衬底5的接触焊盘10电连接在一起。第二键合接线13将第二衬底5的电接触焊盘10连接至另外的接触焊盘11。
通过横跨同一支撑层8的整个厚度的电通孔(本文中未展示)来获得在前述另外的接触焊盘11与由支撑层8的底表面8b承载的电接触元件之间的电连接。
覆盖元件14被进一步安排在第一衬底2的顶表面上方，并且绝缘涂层15(所谓的模制品或者模制化合物(例如，环氧树脂))涂覆所述覆盖元件14、第一衬底2和第二衬底5的堆叠结构、以及支撑层8的顶表面8a的未被第二衬底5涂覆的外部部分。绝缘涂层15的顶表面构成整个封装体6的与外部环境接触的外表面。
具体地由于经由衬底2、5之间的接线键合来进行耦合的经证实的可靠性，使得所产生的集成半导体器件1尽管总体上具有良好的电气性能，但是在水平方向(横向于堆叠方向)上和在竖直方向上(在堆叠方向上)都具有相当大的整体尺寸。
具体地，存在例如用于便携式或者可穿戴装置的应用，在这些应用中，当然期望集成半导体器件1的所产生的尺寸更小。
尽管已经提出了在集成了ASIC电子电路的衬底与集成了MEMS结构的衬底之间的另外的键合解决方案，但是这些解决方案均未被证明是完全令人满意的。
例如，图2示出了已知类型的再次由1标示的集成半导体器件的另一个实施例。
在此解决方案中，集成了MEMS结构(再次被示意性地表示)的第一衬底2通过铝-锗(Al-Ge)晶片至晶片键合而被键合至集成了ASIC电子电路的第二衬底5。
特别地，被安排在面向彼此的第一衬底2与第二衬底5的顶表面之间的由导电材料组成的键合环17，除了限定衬底2、5之间的机械耦合之外，还限定了相互电连接。
以上实施例在水平方向上和在竖直方向上更为紧凑，因此使得能够相应减小集成半导体器件1的尺寸。然而，如对于本领域技术人员将是显而易见的，难以通过前述键合环17来保证衬底2、5之间的气密耦合以及同时的电连接。
已经提出的另外的解决方案(参见例如US 2011/095835)设想了在之前已经导致制造ASIC电子电路的CMOS加工步骤之后执行制造MEMS结构的步骤。
具体地，在限定CMOS衬底(在该衬底中提供了ASIC电子电路)的顶表面的顶部金属化层级上，在低温下(为了不损害同一ASIC电子电路的元件)，生长硅-锗(Si-Ge)层并随后经受另外的制造操作以便限定MEMS结构。
虽然使得能够进一步减小集成半导体器件的尺寸，但是至于用于制造MEMS结构的工艺步骤可能损害底层ASIC电子电路，以上解决方案特别关键；在任何情况下，至于以上工艺步骤必须通过用于保存ASIC电子电路的完整性的特定安排来提供，此方案较复杂。
发明内容
本发明的目的是解决之前突显的问题，并且具体地，提供用于制造半导体器件的改进解决方案，该半导体器件包括使用CMOS技术制作的MEMS结构和ASIC电子电路两者。
因此，根据本发明，如所附权利要求书中所限定的，提供了一种用于制造半导体器件的工艺以及一种相应半导体器件。
附图说明
为了更好地理解本发明，现在仅通过非限制性示例的方式并参照附图来描述本发明的优选实施例，在附图中：
-图1是已知类型的集成半导体器件的示意性横截面视图；
-图2是已知类型的另一个集成半导体器件的示意性横截面视图；
-图3a-3m是根据本解决方案的第一实施例的集成半导体器件在制造工艺的连续步骤中的示意性横截面视图；
-图4a和图4b是集成半导体器件的封装体的示意性横截面视图；
-图5a-5l是根据本解决方案的第二实施例的集成半导体器件在制造工艺的连续步骤中的示意性横截面视图；
-图6a和图6b是集成半导体器件的封装体的示意性横截面视图；
-图7a-7j是根据本解决方案的第三实施例的集成半导体器件在制造工艺的连续步骤中的示意性横截面视图；以及
-图8是集成半导体器件的另一个变体的示意性横截面视图。
具体实施方式
如将详细讨论的，本解决方案的一个方面通常设想在维持MEMS结构和ASIC电子电路的制造工艺基本上分离且不同的同时，将MEMS结构和ASIC电子电路集成到包括半导体材料并且与CMOS或HCMOS技术兼容的同一个经加工的衬底(或者晶片)中，从而使得不需要对相同工艺进行特定安排或者修改来在相应步骤期间防止相互负面影响。
具体地，MEMS结构和ASIC电子电路被设置在被加工的衬底(或者晶片)的竖直相对表面处，并且互连结构形成穿过衬底以便在MEMS结构与ASIC电子电路之间进行电连接。在制造期间，由于衬底的插入，为了获得MEMS结构而执行的工艺步骤因此并不影响ASIC电子电路，并且，同样地，为了获得ASIC电子电路而执行的工艺步骤并不影响MEMS结构。
因此，用于提供MEMS结构和ASIC电子电路的工艺可以采取(由它们自己)基本上标准的类型，而不要求在同一衬底中进行具体修改以用于集成。
现在首先参照图3a对根据本解决方案的用于制造集成半导体器件的工艺的第一实施例进行描述。
制造工艺的初始步骤设想了提供衬底20，该衬底具有在竖直方向上彼此相反(横向于第一和第二表面20a、20b的延伸部的主要水平面)的第一表面20a和第二表面20b。
这此实施例中，SOI(绝缘体上硅)类型的衬底20在这种情况下包括：由硅组成的有源层21a(例如，具有50-80μm的厚度)；绝缘层21b(例如由二氧化硅制成)；以及结构层21c(其同样由硅制成的，例如具有500-600μm的厚度)。
然后，如图3b中所示出的，提供穿过衬底20的从第一衬底20a开始的表面部分(在这种情况下贯穿有源层21a的整个厚度)的互连结构22(所谓的过孔)。
例如，可以如在以本申请人的名义提交的US 6,838,362中所描述的制作这些互连结构22。
在这种情况下，每个互连结构22由在此由硅制成的被绝缘部分22b包围的连接部分22a构成，该绝缘部分将连接部分22a与剩余衬底20电绝缘开。
具体地，具有例如环形构造的绝缘部分22b进而由导电芯23形成，该导电芯例如由多晶硅制成、封闭在例如由二氧化硅制成的绝缘涂层24中，该绝缘涂层限定了用于将连接部分22a与衬底20电绝缘开的绝缘电容器。
然后，制造工艺继续进行用于在衬底20的第一表面20a上形成MEMS结构(在随后的图3k中由26标示)的制造步骤(在本身已知的制造步骤中)。MEMS结构26可以例如限定加速度计或者陀螺仪或者不同的传感器。
具体地，如图3c中所展示的，对MEMS结构26的制造在这种情况下设想：在衬底20的第一表面20a上(由此在同一衬底20的有源层21a上)形成永久绝缘层27，以及形成由例如多晶硅制成的穿过永久绝缘层27与互连结构22的连接部分22a接触的导电部分28。
在永久绝缘层27上进一步形成导电元件29，这些导电元件同样例如由多晶硅制成(被设计成用于形成MEMS结构26的电极和导电路径)。具体地，这些导电元件29中的一些导电元件接触对应导电部分28。
然后，在导电元件29和永久绝缘层27之上形成牺牲绝缘层30。牺牲绝缘层30例如由二氧化硅制成并且可以具有1.6-1.8μm的厚度。
然后，提供穿过牺牲绝缘层30的厚度的锚定元件31，这些锚定元件例如由多晶硅制成、竖直地延伸以便接触对应导电元件29。
然后，在牺牲绝缘层30(例如，具有包括在20μm至60μm之间的厚度)上生长外延层32。
根据本解决方案的方面，如图3d中所展示的，氧化物层33然后形成在外延层32上；如下文中所描述的，此氧化物层33被设计成用于提供熔融键合。氧化物层33进一步经受平坦化表面处理。
接下来，如图3e中所示出的，例如由硅制成的且具有600μm的厚度的第一服务晶片34被键合在氧化物层33上。第一服务晶片34被专门设计成用于在加工衬底20的过程对其进行处理的功能。
然后，第一服务晶片34和衬底20的耦合组件经受所谓的翻转晶片操作(图3f)，从而使得衬底20以及因此结构层21c的第二表面20b可用于随后的加工步骤。
如图3g中所示出的，然后去除结构层21c(例如，通过在绝缘层21b处进行研磨、终止)，并且随后例如通过化学蚀刻来去除绝缘层21b以便使得有源层21a的与第一表面20a竖直相反的工作表面20b’可用。
然后，工艺继续进行本身已知类型的CMOS工艺步骤以便在衬底20的的有源层21a内在前述工作表面20b’上获得ASIC电子电路(在随后的图3h中由36标示)，该ASIC电子电路被设计成操作性地耦合至集成半导体器件的MEMS结构26。
应当注意的是，这些工艺步骤与之前用于获得MEMS结构26的步骤无关，并且可以被执行，而不会对之前由相同MEMS结构26的形成的元件有影响，该MEMS结构实际上被竖直相反地安排并且被分开达衬底20的有源层21a的厚度。
具体地，如图3h中示意性地示出的，以本身已知的方式，除了别的之外，CMOS工艺的步骤设想了形成以下各项：有源层21a内从工作表面20b’开始的功能区域37(举例来讲，展示了MOSFET的掺杂源极和漏极区域，在有源层21a具有P型掺杂的情况下，这些区域通过扩散例如N型掺杂物来获得)；在工作表面20b’之上的绝缘层38，该绝缘层具体限定了前述MOSFET的栅极氧化物；在绝缘层38之上的电极元件39，该电极元件包括例如相同MOSFET的栅极电极；以及随后在工作表面20b’上的CMOS多层40，该CMOS多层由金属化层40a和插入的电介质层40b的堆叠构成，具有以适当的方式与被安排在彼此顶部上的金属化层40a电连接的互连元件40c。最后的金属化层40a进一步限定了CMOS多层40的顶表面。
如相同的图3h中所展示的，在相同的加工步骤期间，进一步限定ASIC电子电路36与MEMS结构26之间经由互连结构22的电接触。
具体地，互连结构22的导电部分22a通过形成穿过绝缘层38的导电元件41而连接至对应的电极元件39。这些导电元件41通过对应互连元件40c进一步连接至CMOS多层40的第一金属化层40a的对应部分(以这种方式，被适当连接至ASIC电子电路36的一个或多个部件，例如，连接至MOSFET的前述栅极电极)。
制造工艺然后继续(图3i)，在多层40上形成氧化物层43，并且然后熔融键合前述氧化物层43上的第二服务晶片44，第二服务晶片例如由硅制成并具有600μm的厚度。此第二服务晶片44同样被专门设计成用于对被加工的衬底20进行处理的功能。
应当注意的是，像之前的键合一样，这种键合也因此不会就对器件的操作而言造成可靠性问题，其实际上仅被设计成用于处理操作。
然后，执行进一步翻转晶片操作，在此之后，第一服务晶片34可用于加工(第二服务晶片44反而构成了处理基部)。
如图3j中所展示的，然后去除以上第一服务晶片34(例如，通过在氧化物层33处进行研磨、终止)，并随后例如通过化学蚀刻去除氧化物层33，以便使外延层32可用于随后的加工。
在这一点上，利用同样是自身已知的最终的加工步骤完成对MEMS结构26的制造。
具体地(图3k)，通口46首先形成穿过外延层32的整个厚度，穿过整个厚度执行化学蚀刻以便去除牺牲绝缘层30。
如相同的图3k中所示出的，这种去除具体地需要释放悬置元件47，这些悬置元件被安排在衬底20的有源层21a上方，被锚定元件31约束到相同的有源层21a。以本身已知的方式，这些悬置元件47可以例如构成MEMS结构26的惯性质量块。
然后，将覆盖物48耦合在外延层32上，该外延层覆盖MEMS结构26以及通口46(图3l)。覆盖物48通过限定了外延层32上方的空白空间的键合区域49例如使用玻璃料键合技术而键合至相同的外延层32。
此时，制造工艺设想了用于向MEMS结构26和相应ASIC电子电路36提供封装体的最后步骤。
具体地，执行进一步翻转晶片操作，在此之后，第二服务晶片44可用于加工，并且随后，例如通过研磨来去除第二服务晶片44。
如图3m中所展示的，在氧化物层43上形成钝化层50，该钝化层具有保护底层ASIC电子电路36的功能，并且接触开口51然后形成穿过相同的氧化物层44和钝化层50。
然后，接触焊盘52形成在这些接触开口内，与最后的金属化层40a的对应部分电接触，被设计成用于使得能够从集成半导体器件的封装体外部电接触ASIC电子电路36。
图4a示出了整体上由55标示的集成半导体器件的标准LGA型封装体54的可能实施例。
封装体54包括支撑层56和模制品57，覆盖物48例如使用粘合剂而键合在支撑层上，并且该模制品对支撑层56以及从相同衬底20开始制造的由MEMS结构26和相应的ASIC电子电路36形成的堆叠进行涂覆。在这种情况下，前述模制品57的顶表面构成封装体54的与外部环境接触的顶表面。
电键合接线58经由接线键合技术将接触焊盘52电连接至支撑层56承载的另外的接触焊盘59。
前述另外的接触焊盘59通过横穿支撑层56的整个厚度的电通孔(未在此展示)进一步连接至支撑层56(在这种情况下，该支撑层构成封装体54的底基部，与外部环境接触)的底表面承载的电接触元件60。
图4b示出了无模制品BGA型集成半导体器件55的封装体54的另一个实施例。
在这种情况下，覆盖物48本身限定封装体54的与外部环境接触的表面，并且覆盖ASIC电子电路46的CMOS多层40上的钝化层50本身限定封装体54的外部相反表面(该表面因此不包括任何附加支撑层或者模制品层)。
在这种情况下，采用导电凸块形式的电接触元件60与封装体54的外表面上的接触焊盘52电接触。
现在对本解决方案的第二实施例进行描述，其区别在于，该第二实施例设想了用于制造MEMS结构26的不同工艺，该MEMS结构同样属于本身已知的类型(在这种情况下，MEMS结构26限定例如压力传感器)。相反，没有设想对相同衬底20中的MEMS结构26与相关联的ASIC电子电路36的集成流程进行实质修改。
如图5a中所示出的，再次以提供SOI型衬底20而开始该工艺。
在这种情况下，在衬底20的有源层21a中提供构成MEMS结构26所限定的压力传感器的元件。
具体地，如图5b中所示出的，至少一个掩埋空腔60首先设置在有源层21a内，该有源层通过膜61与衬底20的第一顶表面20a分开。在膜61的表面部分进一步提供了用于形成压阻元件62的表面扩散。
如之前所描述的，在这种情况下，横向地相对于掩埋空腔60和膜61的安排，形成穿过有源层21a的互连结构22。
制造工艺然后如之前所描述地继续：在衬底20的第一表面20a上形成氧化物层33(图5c)；随后将第一服务晶片34键合到氧化物层33上(图5d)；晶片翻转(图5e)；去除衬底20的支撑层21c和绝缘层21b(图5f)；以及随后的CMOS工艺，以便获得从相同衬底20的有源层21a的工作表面20b’处开始的ASIC电子电路36，并且还获得ASIC电子电路36与MEMS结构26之间经由互连结构22的电接触(图5g)；随后将第二服务晶片44键合到之前形成在CMOS多层40上的氧化物层43上(图5h)；以及片翻转晶、并且去除氧化物层43和第二服务晶片44以便对衬底20的第一表面20a进行加工(图5i)。
制造工艺然后设想了完成被集成在衬底20中的MEMS结构26的步骤，该完成在这种情况下(图5j)包括：形成例如由TEOS(原硅酸四乙酯)制成的表面绝缘层64；在表面绝缘层64上且在沟槽内沉积并限定导电层65，这些沟槽横穿相同的表面绝缘层64，以便接触压阻元件62以及互连结构22的连接部分22a；以及在导电层65上形成钝化层66。
以与之前已经描述的方式类似的方式，制造工艺然后继续(图5j)：在这种情况下将覆盖物48耦合到钝化层66上，在这种情况下穿过钝化层提供接入开口68，以便使得来自外部环境的压力波能够到达集成在衬底20中的MEMS结构26。
此时(图5l)，翻转被加工的结构，去除第二服务晶片44，并且形成用于接触CMOS多层40的最后金属化层的对应部分的接触焊盘52。
在这种情况下(如之前详细描述的)，集成半导体器件55的封装体54还可以属于例如如图6a中所展示的标准LGA型，或者如图6b中所展示的没有模制品的BGA型。
现在首先参照图7a对本解决方案的第三实施例进行描述，该第三实施例与之前所展示的实施例的区别在于，该第三实施例开始于例如具有P型掺杂的标准衬底而不是SOI复合衬底。关于MEMS结构26的形成，此进一步实施例反而与之前所描述的第一实施例没有区别。
如图7b中所示出的，在第一表面20a处的衬底20的表面部分(通过与之前已经讨论的表面部分进行类比由21a标示)中提供了互连结构22，在此，这些互连结构由通过绝缘部分22b(在此，由在贯穿表面部分21a的厚度的深度处延伸的由二氧化硅或其他绝缘材料制成的简单竖直结构构成)与衬底20电绝缘的连接部分22a形成。
然后，如之前所讨论的，在衬底20的第一表面20a上形成永久绝缘层27，导电部分28横穿永久绝缘层27以便接触互连结构22的连接部分22a(图7b)。
然后，如之前所描述的，制造工艺继续进行形成MEMS结构26(图7c)的步骤，其在这种情况下还设想了形成以下各项：在永久绝缘层27上的导电元件29；在导电元件29上且在永久绝缘层27上的牺牲绝缘层30；穿过牺牲绝缘层30的厚度的锚定元件31；以及在牺牲绝缘层30上的外延层32。
然后，在衬底20的第一表面20a上形成氧化物层33，并且然后，第一服务晶片34键合到相同氧化物层33上。
接下来(图7d)，翻转晶片并且从第二表面20b开始执行对衬底20的蚀刻，直至到达表面部分21a以及互连结构22，由此限定工作表面20b’，然后将从该工作表面开始执行CMOS加工步骤。
如之前所展示的，制造工艺然后继续以下CMOS工艺步骤：提供从前述工作表面20b’开始的ASIC电子电路36，以及通过互连结构22来在ASIC电子电路36与MEMS结构26之间进行电接触(图7e)；随后将第二服务晶片44键合到之前形成在CMOS多层40上的氧化物层43(图7f)；以及翻转晶片并去除氧化物层43和第二服务晶片44(图7g)。
因此执行最后的加工步骤，导致形成如图7h中所展示的MEMS结构26并随后与覆盖物48耦合(图7i)。
然后，再次翻转被加工的结构，以便去除第二服务晶片44并限定用于接触CMOS多层40的最后金属化层的对应部分的接触焊盘52(图7j)。
以未在此展示的方式，该工艺继续以与之前已经讨论的方式完全类似的方式形成集成半导体器件55的封装体54。
所提出的解决方案的优点从之前的描述中可以清楚显现。
具体地，所描述的解决方案使得有可能获得所产生的集成半导体器件55的水平尺寸(在平面内)和竖直尺寸(在平面外)的显著减小。
MEMS结构26和CMOS电子电路36设置在同一衬底20中，并且可以在相同生产环境中制造。
通常，就制造成本而言，所描述的解决方案提供了明显的优点。
此外，就性能而言，由于减少了MEMS结构26与ASIC电子电路36之间的电连接中的(电容和电感)寄生部件并随后减少了所产生的噪音，并且就可靠性而言，由于利用前端水平的平面技术获得而不是利用键合技术获得了MEMS结构26与ASIC电子电路36之间的电连接的事实，获得了进一步优点。
最后，清楚的是，可以对本文中所描述和展示的内容做出修改和变化，而不会由此脱离如在所附权利要求中限定的本发明的范围。
具体地，显而易见的是，在不同的技术被用于制造MEMS结构26和/或相关联的ASIC电子电路36的情况下，所描述的工艺也可以找到有利的应用。
同样显而易见的是，可以设想用于容纳从相同衬底20开始集成的MEMS结构26和ASIC电子电路36的另一类型的封装体54。
另外，可以设想用于互连结构22的不同实施例，这些互连结构穿过衬底20，被设计成用于使能够在MEMS结构26与相关联的ASIC电子电路36之间进行连接。
例如，如图8中所展示的，通过绝缘部分22b(再次通过在贯穿表面部分21a的厚度的深度处延伸的由二氧化硅或其他绝缘材料制成的简单竖直结构来获得)与衬底20电绝缘的互连结构22的连接部分22a可以包括竖列导电材料(示例中为多晶硅)。
在这种情况下，可以由互连结构22和互连元件40c直接限定与ASIC电子电路36的CMOS结构的多层40的第一金属化层40a的电连接，该互连元件在工作表面20b’处在相同互连结构22的终端与第一金属化层40a之间延伸(如图8中再次示出的)；有利的是，这种电连接属于欧姆型。

Claims (18)

1.一种用于制造集成半导体器件(55)的工艺，包括：
形成MEMS结构(26)；
形成ASIC电子电路(36)；以及
将所述MEMS结构(26)电耦合至所述ASIC电子电路(36)，
其特征在于，所述MEMS结构(26)和所述ASIC电子电路(36)从包括半导体材料的同一衬底(20)开始集成，
其中，形成MEMS结构包括在所述衬底(20)的第一表面(20a)上形成所述MEMS结构(26)，并且形成ASIC电子电路包括在所述衬底(20)的第二表面(20b’)上形成所述ASIC电子电路(36)，在横向于所述第一表面(20a)和所述第二表面(20b’)的延伸部的水平平面的方向上，所述第二表面与所述第一表面(20a)竖直相反。
2.根据权利要求1所述的工艺，其中，将所述MEMS结构(26)电耦合至所述ASIC电子电路(36)包括形成互连结构(22)，所述互连结构从所述第一表面(20a)开始竖直地延伸穿过所述衬底(20)的表面部分(21a)。
3.根据权利要求2所述的工艺，包括去除所述衬底(20)的与所述第一部分(21a)竖直相反的部分(21b，21c)，以便限定所述第二表面(20b’)并且使得可在所述第二表面(20b’)处接入所述互连结构(22)，所述互连结构(22)由此具有在所述第一表面(20a)处的第一端和在所述第二表面(20b’)处的第二端；其中，在去除所述衬底(20)的所述部分(21b，21c)之后，在所述第二表面(20b’)处执行形成所述ASIC电子电路(36)。
4.根据权利要求3所述的工艺，其中，将所述MEMS结构(26)电耦合至所述ASIC电子电路(36)进一步包括在所述互连结构(22)中的至少一个互连结构的所述第二端与所述ASIC电子电路(36)的至少一个导电元件(40c)之间形成至少一个导电路径(39，41)。
5.根据权利要求3或4所述的工艺，其中，形成所述MEMS结构(26)包括在所述第一表面(20a)处执行制造所述MEMS结构(26)的第一步骤；所述工艺进一步包括以下步骤：在所述第一加工步骤结束时，将第一服务晶片(34)键合到所述MEMS结构之上，以及竖直地翻转所述衬底(20)；其中，在所述翻转步骤之后执行去除所述衬底(20)的所述部分(21b，21c)的所述步骤。
6.根据权利要求5所述的工艺，进一步包括以下步骤：在形成所述ASIC电子电路(36)的步骤结束时，将第二服务晶片(44)键合到所述ASIC电子电路(36)之上以及再次翻转所述衬底(20)；并且其中，形成所述MEMS结构(26)的所述步骤进一步包括：在再次翻转所述衬底(20)的所述步骤之后：从所述第一表面(20a)中去除所述第一服务晶片(34)；以及执行对所述MEMS结构(26)的第二加工步骤。
7.根据权利要求6所述的工艺，其中，所述MEMS结构(26)的所述第一或第二加工步骤包括在所述互连结构(22)中的至少一个互连结构的所述第一端与所述MEMS结构(26)的至少一个元件(29；62)之间形成至少一个另外的导电路径(28；65)。
8.根据权利要求6或7所述的工艺，其中，所述第一加工步骤包括在所述第一表面(20a)之上形成牺牲层(30)以及在所述牺牲层上形成外延层(32)；并且其中，所述第二加工步骤包括形成穿过所述外延层(32)的通口(46)，以及执行化学蚀刻以便去除所述牺牲层(30)并且在所述衬底(20)上方限定至少一个悬置元件(47)。
9.根据权利要求6或7所述的工艺，其中，所述第一加工步骤包括形成在所述衬底(20)的所述表面部分(21a)内的至少一个掩埋空腔(60)、悬置于所述掩埋空腔(60)上方的膜(61)、以及在所述膜(61)中的压阻元件(62)；并且其中，所述第二加工步骤包括在所述互连结构(22)中的至少一个互连结构的所述第一端与所述MEMS结构(26)的所述压阻元件(62)中的至少一个压阻元件之间形成所述导电路径(65)。
10.根据以上权利要求中任一项所述的工艺，其中，形成所述ASIC电子电路(36)的所述步骤包括在所述第二表面(20b’)之上形成CMOS多层(40)。
11.根据以上权利要求中任一项所述的工艺，其中，所述衬底(20)属于SOI类型，并且所述表面部分(21a)是所述SOI衬底的有源层。
12.根据以上权利要求中任一项所述的工艺，进一步包括将覆盖物(48)耦合至所述MEMS结构(26)之上。
13.一种集成半导体器件(55)，包括：
MEMS结构(26)；以及
ASIC电子电路(36)，所述ASIC电子电路电耦合至所述MEMS结构(26)，
其特征在于，所述MEMS结构(26)和所述ASIC电子电路(36)从包括半导体材料的同一衬底(20)开始集成，所述MEMS结构(26)在所述衬底(20)的第一表面(20a)处并且所述ASIC电子电路(36)在所述衬底(20)的第二表面(20b’)处，在横向于所述第一表面(20a)和所述第二表面(20b’)的延伸部的水平平面的方向上，所述第二表面与所述第一表面(20a)竖直相反。
14.根据权利要求13所述的器件，进一步包括互连结构(22)，所述互连结构竖直地延伸穿过所述衬底(20)并且具有在所述第一表面(20a)处的第一端和在所述第二表面(20b’)处的第二端。
15.根据权利要求14所述的器件，进一步包括在所述互连结构(22)中的至少一个互连结构的所述第二端与所述ASIC电子电路(36)的至少一个导电元件(40c)之间的至少一个导电路径(39，41)；以及在所述互连结构(22)中的至少一个互连结构的所述第一端与所述MEMS结构(26)的至少一个元件(29；62)之间的至少一个另外的导电路径(28；65)。
16.根据权利要求13至15中的任一权利要求所述的器件，其中，所述MEMS结构(26)包括：被安排在所述衬底(20)上方的至少一个悬置元件(47)；或者在所述衬底(20)内的至少一个掩埋空腔(60)、悬置在所述掩埋空腔(60)上方的膜(61)、以及所述膜(61)内的压阻元件(62)。
17.根据权利要求13至16中任一项所述的器件，其中，所述ASIC电子电路(36)包括所述第二表面(20b’)之上的CMOS多层(40)。
18.根据权利要求13至17中任一项所述的器件，进一步包括耦合至所述MEMS结构(26)的覆盖物(48)。
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