CN107043085A - 半导体器件和封装件及其制造方法 - Google Patents

半导体器件和封装件及其制造方法 Download PDF

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Abstract

本发明的实施例提供了半导体器件、封装件及其制造方法。一种半导体器件包括衬底、互连层、脱气层以及图案化的脱气阻挡层。互连层位于衬底上方。脱气层位于互连层上方。图案化的脱气阻挡层位于脱气层上方。该图案化的脱气阻挡层包括多个阻挡结构和多个开口。该多个开口暴露脱气层的最顶表面的部分，并且图案化的脱气阻挡层的最底表面基本上与脱气层的最顶表面共面。

Description

半导体器件和封装件及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件和封装件及其制造方法。
背景技术
微机电系统(MEMS)器件用于包括陀螺仪、谐振器、加速器或其他应用的各种应用。例如，加速器通常用于汽车(例如，在安全气囊系统中)中，而陀螺仪通常用于全球定位系统(GPS)。
近年来，将MEMS器件合并到通过互补金属氧化物半导体(CMOS)工艺形成的集成芯片中越来越常见。将MEMS合并到CMOS中的工艺使得高产量制造的MEMS器件广泛使用。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：衬底；互连层，位于所述衬底上方；脱气层，位于所述互连层上方；以及图案化的脱气阻挡层，位于所述脱气层上方，其中，所述图案化的脱气阻挡层包括多个阻挡结构和多个开口，所述多个开口暴露所述脱气层的最顶表面的部分，并且所述图案化的脱气阻挡层的最底表面基本上与所述脱气层的所述最顶表面共面。
根据本发明的另一方面，提供了一种封装件，包括器件晶圆和MEMS晶圆。器件晶圆包括：第一衬底；第一脱气层，位于所述第一衬底上方；第一图案化的脱气阻挡层，位于所述第一脱气层上方，其中，所述第一图案化的脱气阻挡层包括暴露所述第一脱气层的最顶表面的部分的多个开口，并且所述第一图案化的脱气阻挡层的最底表面基本上与所述第一脱气层的所述最顶表面共面；第一感测电极，位于所述第一图案化的脱气阻挡层的部分上方；和第一导体，位于所述第一图案化的脱气阻挡层的另一部分上方。MEMS晶圆，位于所述器件晶圆上方，所述MEMS晶圆包括：第二衬底；第一感测结构，连接至所述第二衬底并且对应于所述第一感测电极；第二导体，位于所述第二衬底上方并且接合至所述第一导体；和间隔件，位于所述第二衬底上方并且邻近所述第二导体，其中，所述间隔件与所述第一导体接触。
根据本发明的又一方面，提供了一种用于制造半导体器件的方法，包括：提供衬底；在所述衬底上方形成脱气层；在所述脱气层上方形成脱气阻挡层；在所述脱气阻挡层上方形成导体和感测电极；以及在形成所述导体和所述感测电极之后，图案化所述脱气阻挡层，以形成暴露所述脱气层的最顶表面的部分的多个开口。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该注意，根据工业中的标准实践，各个结构未按比率绘制。实际上，为了清楚的讨论，各种结构的尺寸可以被任意地增大或缩小。
图1是根据本发明的一些实施例的器件晶圆的示意性截面图。
图2是根据本发明的一些实施例的封装件的示意性截面图。
图3是根据本发明的一些实施例的封装件的示意性截面图。
图4是根据本发明的各个方面制造半导体器件的方法的流程图。
图5A至图5I是根据本发明的一些实施例的制造半导体器件的各种操作中的其中一个的示意图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了元件和布置的具体实例以简化本发明。当然这些仅是实例并不旨在限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
如本文中所使用，术语“第一”和“第二”描述各个元件、部件、区域、层和/或区段，这些元件、部件、区域、层和/或区段不应被这些术语限制。这些术语可仅用来将一个元件、部件、区段、层或区段与另一个区分。诸如“第一”和“第二”的术语在使用时不暗示序列或顺序，除非本文明确指示。
如本文中所使用，属于“基本上”指的是动作、特征、特性、状态、结构、物件或结构的完全或接近完全的范围或程度。例如，一个表面“基本上”与另一表面共面意味着这两个表面或者完全位于同一平面内或者几乎完全位于同一平面内。在一些情况中，偏离绝对全的准确的容许程度可取决于具体内容。然而，通常来说，完全的近似度将为以便具有与在获得绝对和总体完全时相同的总体结果。
如本文中所使用，MEMS晶圆指的是晶圆或衬底，在该晶圆或衬底上形成MEMS器件或MEMS器件的至少一部分。
如本文中所使用，器件晶圆指的是晶圆或衬底，在该晶圆或衬底上形成诸如CMOS的有源器件或有源器件的至少一部分。在一些实施例中，在器件晶圆上可形成MEMS器件的一部分。
如在本文中所使用，覆盖衬底指的是用作较薄MEMS晶圆的载体的较厚衬底。在一些实施例中，覆盖晶圆还被配置为保护盖，和/或被配置为与MEMS晶圆和器件晶圆共同形成密封腔。
MEMS器件在由器件晶圆、MEMS晶圆和覆盖衬底限定的密封腔中需要不同压力。例如，加速器需要具有较大压力的封闭环境(enclosure)，而陀螺仪或谐振器需要具有较低压力的封闭环境。在一些实施例中，陀螺仪或谐振器的封闭环境中的压力小于或等于0.001毫巴(mbar)。如果压力过高，陀螺仪的MEMS感测结构将受到对运动的较大阻力。对MEMS感测结构运动的阻力降低了MEMS感测结构的运动速度，这延迟了由MEMS感测结构的运动引发的信号的产生和传递。对运动的较大阻力还将降低由MEMS感测结构产生的信号的精确性。降低的精确性转而又增大了用于确定由MEMS感测结构产生的信息的计算的复杂性。此外，陀螺仪或谐振器的封闭环境内的高压参与使MEMS感测结构阻尼(damping)，这不利地影响陀螺仪或谐振器的预期目的。由于电路的复杂性增大，电路中的器件的数量和电路的尺寸也增大。然而，另一方面，加速器中的压力应大于陀螺仪或谐振器中的压力。尽管低压有助于MEMS感测结构的运动，但是加速器需要更大压力以协助使MEMS感测结构阻尼，以便防止MEMS感测结构产生导致高噪声的自然搅动(natural agitation)。
如今，在同一MEMS器件上集成加速器和陀螺仪或谐振器产生了如何产生两个拥有不同真空压力的密封腔的问题。一个封闭环境中的脱气层可增大真空压力，反之，将脱气层从另一封闭环境脱除可保持低真空压力。脱气是在CMOS晶圆的互连结构的金属化层和通孔的形成期间形成悬空键的结果。在随后的处理步骤期间，加热引起悬空键断裂，这使气体从互连结构处释放。此过程被称为脱气。压力与空间中的气体分子的数量直接成比例。在互连结构与封闭环境之间不包括脱气阻挡物的方式中，随着封闭环境内气体分子数量的上升，压力也上升。
通常，脱气层可由氧化物材料制成，而没有任何脱气阻挡物覆盖在其上。脱气层可面向密封腔在CMOS晶圆上形成。阻挡气体分子向外扩散的高密实度(例如，氮化物材料)可用作脱气阻挡物。形成脱气阻挡物的操作包括图案化脱气阻挡物以暴露下方的第一脱气层的区域。然后使用第二脱气层填充暴露的区域，然后进行平坦化操作，直到第二脱气层和脱气阻挡物共面。平坦化操作包括但不限于化学机械抛光(CMP)操作。平坦化操作被设计为减小过填充的第二脱气层的厚度并且因此不消耗脱气阻挡物。
此外，发现在暴露区域的中央部分处的第二脱气层具有比在暴露区域的边缘部分处(在此第二脱气层与脱气阻挡物邻接)更大的去除率。在平坦化操作之后可观察到凹陷(dishing)效应，这种结构缺陷可造成随后沉积的感测电极和导体没有沉积在平坦表面上。例如，如果感测电极具有网状图案，则该网状图案的顶部表面不共面。网状图案的几何形状甚至由于第二脱气层的非平坦表面可能被改变。网状图案的顶部表面将符合下面的第二脱气层的凹陷表面，因此在感测电极的每个点与MEMS衬底的感测工件之间产生不相等的距离。感测电极与感测结构之间的不相等距离使感测信号的敏感性变差，因为这种不相等距离将干扰从感测电极与感测结构之间的距离获得的电容信号。
图1是根据本发明的一些实施例的器件晶圆的示意性截面图。在本公开中，器件晶圆10还可被称为半导体器件或CMOS晶圆。器件晶圆包括衬底(也称为第一衬底)12、互连层16、脱气层18以及图案化的脱气阻挡层20。衬底12可包括半导体衬底，诸如块状半导体衬底。半导体衬底包括元素半导体，诸如硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟或砷化铟；或它们的组合。在一些实施例中，衬底12包括诸如绝缘体上硅(SOI)衬底的多层衬底，多层衬底包括底部半导体层、埋氧层(BOX)和顶部半导体层。
在一些实施例中，在邻近衬底12的表面处形成包括晶体管器件(诸如CMOS器件)的多个有源器件14。在一些实施例中，有源器件14被配置为有源电路中基于从MEMS器件(未在图1中示出)接收的信号进行计算或执行程序的部分。在一些实施例中，有源器件14还包括双极结型晶体管(BJT)器件、鳍式场效应晶体管(FinFET)器件或其他合适的器件。衬底12还可被称为电路衬底。为了说明，图1中仅示出了有源器件14的部分。
互连层16设置在衬底12上方并且电连接至有源器件14。在一些实施例中，互连层16包括彼此堆叠的金属化层161(或多个)和介电层162(或多个)。金属化层161可包括金属材料，诸如铜、铝或导电聚合物、诸如铝铜的合金或其他合适的导电材料。介电层162可包括为低k介电层、超低k介电层、诸如钝化层的非低k介电层等的层间电介质或金属间电介质。低k材料的介电常数小于氧化硅的介电常数。在一些实施例中，低k材料具有小于3.9的介电常数。在一些实施例中，低k材料包括掺氟的氧化硅、掺碳的氧化硅、多孔氧化硅、聚合物材料或其他合适的超低k材料。在一些实施例中，超低k材料具有小于或等于约2.5的介电常数。在一些实施例中，超低k材料包括干凝胶、聚合物或其他合适的超低k材料。互连层16还可包括通孔163，通孔163可由诸如铜、铝、钨、导电聚合物或其他合适的导电材料制成并且在介电层162中形成以电连接金属化层161。互连层16被配置为将信号传输至在衬底12上形成的有源电路或传输来自该有源电路的信号。
脱气层(也称为第一脱气层)18设置在互连层16上方。在一些实施例中，脱气层18为互连层16的介电层162的最顶介电层。在一些实施例中，脱气层18的最顶表面18U基本上为平坦表面。
图案化的脱气阻挡层(也称为第一图案化的脱气阻挡层)20设置在脱气层18上方。该图案化的脱气阻挡层20包括多个阻挡结构201和多个位于相邻的阻挡结构201之间的开口202。阻挡结构201覆盖脱气层18的最顶表面18U的部分，而开口202暴露脱气层18的最顶表面18U的部分。阻挡结构201设置在脱气层18的一部分与密封腔(在图2中示出)之间。图案化的脱气阻挡层20的开口202暴露脱气层18的部分，因此允许来自脱气层18的气体分子脱气(out gas)进入密封腔，以便调节密封腔中的气压。可基于期望的脱气量来调制开口202的数量和尺寸。图案化的脱气阻挡层20与脱气层18由不同的材料制成。图案化的脱气阻挡层20可包括诸如氮化硅的具有高晶格密实度(lattice compactness)的材料，以防止脱气分子向外扩散。在一些实施例中，脱气层18可为诸如正硅酸乙酯(TEOS)的氧化硅，并且图案化的脱气阻挡层20可为氮化硅或氮氧化硅。在一些实施例中，图案化的脱气阻挡层20包括IV族元素的氮化物或IV族元素的氮氧化物。
在一些实施例中，图案化的脱气阻挡层20的最底表面20B基本上与脱气层18的最顶表面18U共面。开口202为图案化的脱气阻挡层20的贯通开口，并且阻挡结构201的侧表面201S从脱气层18暴露。换句话说，开口202为未被脱气层18或其他结构层填充的空孔，使得暴露的脱气层18可与密封腔接触。
器件晶圆10还可包括导体(第一导体)22和导电通孔24。导体22设置在图案化的脱气阻挡层20上方。导电通孔24穿透图案化的脱气阻挡层20和脱气层18，以使导体22与互连层16的金属化层161电连接。导体22的材料可包括金属化材料，诸如铜、铝、金、锗、锡、铟或其他合适的导体材料。导体22可被配置为内部端或外部端。在一些实施例中，导体22的部分可通过任何适合的接合方法(诸如共晶接合、熔融接合或固液相互扩散接合(SLID))而接合至在另一晶圆(例如MEMS晶圆)上形成的另一导体。在一些实施例中，导体22的部分可接合至外部电路。导电通孔24的材料可包括诸如钨的金属、合金、导电聚合物或其他合适的导电材料。
在一些实施例中，器件晶圆10可还包括位于导体22与图案化的脱气阻挡层20之间的导电膜26。导电膜26的材料可包括氮化钛或其他合适的导电材料。在一些实施例中，导电膜26被配置为改善导体22与图案化的脱气阻挡层20之间的粘合。
在一些实施例中，器件晶圆10还包括位于图案化的脱气阻挡层20上方的感测电极(也称为电极)28。在器件晶圆10与MEMS器件集成的情况下，感测电极28可被配置为MEMS器件的部分。感测电极28可为单层或多层。在一些实施例中，感测电极28可包括与导电膜26相同的材料，并且可由与导电膜26相同的图案化的导电层形成。在一些实施例中，感测电极28可包括与导电膜26和导体22相同的材料，并且可由与导电膜26和导体22相同的图案化的导电层形成。
本发明不限于以上所述的实施例，并且可具有其他不同的实施例。为了简化描述以及为了方便本发明的每个实施例之间的比较，在以下每个实施例中的同一部件以同一标号标记。为了更容易地比较各实施例之间的差别，以下描述将详述在不同实施例之间的差异性，而同一部件将不再赘述。
图2是根据本发明的一些实施例的封装件的示意性截面图。封装件30包括器件晶圆10和设置在器件晶圆10上方的MEMS晶圆40。器件晶圆10在图1中以及在相关描述中已说明，因此不再赘述细节。器件晶圆10和MEMS晶圆40形成CMOS-MEMS结构。MEMS晶圆40包括第二衬底42、第一感测结构44、第二导体46以及间隔件48。第二衬底42可包括半导体衬底，并且第二衬底42的材料可与衬底12相同或不同。第一感测结构44连接至第二衬底42并且对应于感测电极28。在一些实施例中，第一感测结构44或第一感测结构44的至少部分可为第二衬底42的部分。第二导体46设置在第二衬底42上方，并且位于第二衬底42的面向器件晶圆10的表面421上。第二导体46的材料可包括金属化材料，诸如铜、铝、金、锗、锡、铟或其他合适的导体材料。在一些实施例中，导体22和第二导体46通过共晶接合来接合。例如，导体22为铝，并且第二导体46为锗，因此导体22和第二导体46可形成铝锗并且共晶地彼此接合。在一些实施例中，第二导体46的尺寸大于导体22的尺寸，使得熔化的第二导体46能够包围导体22以改善接合。
间隔件48位于第二衬底42上方并且邻近第二导体46。在一些实施例中，间隔件48与导体22接触。间隔件48被配置为当导体22和第二导体46接合在一起时保持器件晶圆10与MEMS晶圆40之间的间隙。感测电极28与感测元件44之间的恒定且期望的间隔提高了感测信号的敏感度。在一些实施例中，间隔件48为第二衬底42的部分并且从第二衬底42的表面421朝向器件晶圆10突出。在一些实施例中，间隔件48的材料(例如，硅)比第二导体46的材料(例如，金属)相对更硬，特别是当导体22和第二导体46在接合过程中被压缩和加热时，因此间隔件48能够控制器件晶圆10与MEMS晶圆40之间的间隔。在一些示例性实施例中，导体22和第二导体46共晶接合。当导体22和第二导体46接触时，将导体22和第二导体46压缩和加热至高于它们共晶熔点的温度，导体22和第二导体46的接触区域将熔化并且接合在一起。然而，间隔件48接触未熔化的导体22的一部分，因此能够保持器件晶圆10与MEMS晶圆40之间的间隙。在一些实施例中，间隔件48的高度小于第二导体46的高度，使得接合效果和间隙保持效果都可兼顾。在一些实施例中，间隔件48可设置在第二导体46的一侧或两侧。在其他的一些实施例中，间隔件48可围绕第二导体46。在一些实施例中，间隔件48还被配置为防止熔化的第二导体46溢出。
封装件30可还包括连接至MEMS晶圆40的覆盖衬底(也被称为盖晶圆或处理晶圆)。覆盖衬底60附接至第二衬底42的另一表面422。覆盖衬底60的材料可与衬底12或第二衬底42的相同或不同。覆盖衬底60和第二衬底42可通过任意合适的接合方法接合。举一个实例，覆盖衬底60和第二衬底42之间可插入中间层62(诸如氧化硅层)并且通过熔融接合来接合。在一些实施例中，覆盖衬底60具有对应于第一感测结构44的凹陷部60H。
器件晶圆10、MEMS晶圆40、盖晶圆60密封地接合，因而限定第一密封腔52，第一感测结构44密封在该第一密封腔52中。可通过图案化的脱气阻挡层20将气体从脱气层18排出来调节所述第一密封腔52中的气压。在一些实施例中，第一感测结构44是可移动结构，诸如质量块、弹簧和/或膜片(diaphragm)，可移动结构可在力、压力或振动下移动或共振。在一些实施例中，第一感测结构44被配置为沿基本上垂直于第二衬底42的表面421的方向Z移动或共振。在一些实施例中，第一感测结构44和感测电极28构成MEMS器件。在一些示例性实施例中，第一感测结构44和感测电极28形成加速器，加速器需要相对高的气压，以使第一感测结构44对不期望振动的敏感度降低。
在一些实施例中，MEMS晶圆40还包括连接至第一感测结构44并且面向感测电极28的第一止动件(stopper)43。第一止动件43被配置为防止第一感测结构44粘接至感测电极28，如果第一感测结构44朝向感测电极28移动并且由于过度运动而与感测电极接触时。在一些实施例中，第一止动件43为第一感测结构44的朝向感测电极28突出的部分。在一些实施例中，通过图案化第二衬底42同时形成第一止动件43和间隔件48。第一止动件43的高度可与间隔件48的相同，但不限于此。可调整第一止动件43的高度、尺寸、数量和位置以提供合适的抗粘效果。
在一些实施例中，第二止动件64设置在覆盖衬底60上方以及凹陷部60H中。第二止动件64被配置为防止第一感测结构44粘接至覆盖衬底60，如果第一感测结构44朝向覆盖衬底60移动并且由于过度运动而与覆盖衬底60接触。在一些实施例中，第二止动件64可为覆盖衬底60的朝向第一感测结构44突出的一部分。可调整第二止动件64的高度、尺寸、数量和位置以提供合适的抗粘效果。
图3是根据本发明的一些实施例的封装件的示意性截面图。封装件70将图2的CMOS-MEMS结构与另一CMOS-MEMS结构集成。器件晶圆10还包括第二脱气层19、第二脱气阻挡层21以及第二感测电极29。在一些实施例中，第二脱气层19和脱气层18由诸如氧化硅层的同一材料层形成。第二脱气阻挡层21设置在第二脱气层19上方。在一些实施例中，第二脱气层21和图案化的脱气层20由诸如氧化硅层的同一材料层形成。在一些实施例中，第二脱气阻挡层21覆盖第二脱气层19的最顶表面19U，以阻挡来自第二脱气层19的脱气进入第二密封腔54。第二密封腔54由器件晶圆10、MEMS晶圆40和盖晶圆60限定，并且与第一密封腔52隔离。第二感测电极29设置在第二脱气阻挡层21上方。在一些实施例中，第二感测电极29和感测电极28由同一导电层形成。第二感测电极29可被配置为MEMS器件的部分。
MEMS晶圆40还包括连接至第二衬底42并且对应于第二感测电极29的第二感测结构45。在一些示例性实施例中，第一感测结构44和感测电极28构成第一MEMS器件，诸如第一密封腔52中的加速器，并且第二感测结构45和第二感测电极29构成第二MEMS器件，诸如第二密封腔54中的陀螺仪或共振器。因为加速器需要相对高的气压，图案化的脱气阻挡层20的开口202允许来自脱气层18的气体分子脱气进入第一密封腔52以增大压力。另一方面，由于陀螺仪或共振器需要相对低的气压，因此第二脱气阻挡层21帮助阻挡来自第二脱气层19的脱气进入第二密封腔54，以保持压力。
在一些实施例中，MEMS晶圆40还包括连接至第二感测结构45并且面向第二感测电极29的另一第一止动件47。在一些实施例中，覆盖衬底60还包括对应于第二感测结构45的另一凹陷部60K。在一些实施例中，覆盖衬底60还包括位于凹陷部60K中的另一止动件65。
图4是根据本发明的各个方面制造半导体器件的方法的流程图。该方法100开始于操作110，其中提供衬底。方法100继续操作120，其中，在衬底上方形成脱气层。方法100进行至操作130，其中，在脱气层上方形成脱气阻挡层。方法100继续操作140，其中，在脱气阻挡层上方形成导体和感测电极。方法100继续操作150，其中，在形成导体和感测电极之后，图案化脱气阻挡层，以形成暴露脱气层的最顶表面的多个开口。
方法100仅为实例，并且不旨在将本发明限制为权利要求中所明确列举的内容。可在方法100之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可将描述的一些操作替换、省略或转移。
图5A至图5I是根据本发明的一些实施例的在制造半导体器件的各种操作中的其中一个时的示意图。如在图5A以及图4的操作110中所示，提供衬底12。在一些实施例中，衬底12包括第一区域121和第二区域122，第一区域121和第二区域122被配置为分别形成不同的MEMS器件。在邻近衬底12的表面处形成诸如CMOS器件的多个有源器件14。互连层16形成在衬底12上方并且电连接至有源器件14。在一些实施例中，互连层16包括金属化层161(或多个)、介电层162(或多个)以及通孔163。
如图5B以及图4中的操作120所示，在衬底12上方形成脱气层18。例如通过化学机械抛光(CMP)来平坦化脱气层18，从而致使脱气层18为平坦最顶表面18U。
如图5C以及图4中的操作130所示，在脱气层18上方形成脱气阻挡层20’。随后，多个导电通孔24穿透脱气阻挡层20’和脱气层18以电连接暴露的金属化层161。在一些实施例中，使脱气阻挡层20’和脱气层18凹陷以暴露最顶金属化层161。然后在脱气层20’上方以及在凹陷部中形成导电层。然后通过例如CMP去除凹陷部外面的导电层。应当理解的是，尽管脱气阻挡层20’是凹陷的，但是在凹陷部中填充导电通孔24以覆盖暴露的脱气层18的部分。因此，避免了从脱气层18的不期望的脱气。在具有平坦表面的脱气阻挡层20’上方形成导电层，因此脱气阻挡层20’的平坦表面上的导电层可被去除而不会留下残留物。这消除了短路的风险。
在一些实施例中，导电膜26形成在脱气阻挡层20’上方并且电连接至导电通孔24。在一些实施例中，在导电膜26上方形成导体22。在一些实施例中，导电膜26和导体22通过同一图案化操作，例如同一光刻操作形成。导电膜26和导体22在具有平坦表面的脱气阻挡层20’上方形成，因此脱气阻挡层20’的平坦表面上的导电膜26和导体22可被去除而不会留下残留物。这消除了短路的风险。
如图5D以及图4中的操作140所示，去除第一区域121和第二区域122中的导体22的部分。在一些实施例中，第一区域121中的暴露的导电膜26的部分被配置为感测电极(第一感测电极)28，并且第二区域122中的暴露的导电膜26的另一部分被配置为第二感测电极29。
如图5E以及图4中的操作150所示，在形成导体22、感测电极28以及第二感测电极29之后，图案化脱气阻挡层20’以形成图案化的脱气阻挡层20。图案化的脱气阻挡层20包括位于第一区域121中的多个阻挡结构201以及多个开口202，同时图案化的脱气阻挡层20覆盖第二区域122中的脱气层18。应当理解的是，在形成导电通孔24、导电膜26和导体22之后形成第一区域121中的多个开口202，因此在开口202中没有导电通孔24、导电膜26和导体22的残留物。
如图5F中所示，提供覆盖衬底60。图案化覆盖衬底60以形成凹陷部60H和60K，以及分别在凹陷部60H和60K中的第二止动件64和65。在一些实施例中，在覆盖衬底60的表面上形成中间层62。
如图5G中所示，提供第二衬底42。第二衬底42附接至覆盖衬底60，覆盖衬底60被配置为用于第二衬底42的支撑衬底或处理衬底。在一些实施例中，将中间层62用作粘合层，通过熔融接合连接第二衬底42和覆盖衬底60。在一些实施例中，当第二衬底42被覆盖衬底60支撑时，削薄第二衬底42。形成间隔件48和第一止动件43和47。在一些实施例中，间隔件48和第一止动件43和47为第二衬底42的部分并且通过图案化第二衬底42形成。在一些实施例中，第二导体46形成在第二衬底42上方并且邻近间隔件48。
如图5H中所示，图案化第二衬底42以形成第一感测结构44和第二感测结构45。可通过任意合适的图案化方法(诸如蚀刻)来图案化第二衬底42。
如图5I中所示，通过接合导体22和第二导体46来组装第二衬底42和衬底12。在一些实施例中，导体22和第二导体46通过共晶接合来接合。间隔件48被配置为保持第二衬底42与衬底12之间的间隙。在一些实施例中，划切覆盖衬底60和第二衬底42以暴露导体22的被配置为用于外部连接的终端的部分。划切衬底12以形成封装件70。接合的第一衬底12、第二衬底42以及覆盖衬底60形成第一区域121中的第一密封腔52以及第二区域122中的第二密封腔54，其中第一密封腔52与第二密封腔54彼此隔离。在第一密封腔52中，感测电极28和第一感测结构形成第一MEMS器件。图案化的脱气阻挡层20的带有开口202的部分允许脱气层18暴露于第一密封腔52，因此气体分子能够从脱气层18脱气到第一密封腔52中。因此，当操作第一MEMS器件时，第一密封腔52中的压力增大。在第二密封腔54中，第二感测电极29和第二感测结构45形成第二MEMS器件。图案化的脱气阻挡层20的没有开口的部分阻挡脱气层18脱气到第二密封腔54中，因此第二密封腔54中的压力低于第一密封腔52中的压力。第一密封腔52和第二密封腔54中的不同压力分别基于对不同的MEMS器件的要求配置。在一些实例中，诸如加速器的第一MEMS要求在高压力条件下操作，而诸如陀螺仪或共振器的第二MEMS要求在低压力条件下操作。
在本发明中，CMOS-MEMS封装件包括通过从脱气层脱气而具有用于不同MEMS器件的不同压力的密封腔。通过图案化的脱气阻挡层来控制脱气的量。图案化的脱气阻挡层是在形成导体和电极之后才图案化的，因此减小工艺复杂性和短路的风险。CMOS-MEMS封装件包括间隔件，间隔件能够保持CMOS晶圆与MEMS晶圆之间的间隙，从而提高对MEMS器件的电容控制(capacitance control)。CMOS-MEMS封装件包括止动件结构，该止动件结构能够避免粘滞问题。
在一个示例性实施例中，提供一种半导体器件。该半导体器件包括衬底、互连层、脱气层以及图案化的脱气阻挡层。互连层位于衬底上方。脱气层位于互连层上方。图案化的脱气阻挡层位于脱气层上方。该图案化的脱气阻挡层包括多个阻挡结构和多个开口。该多个开口暴露脱气层的最顶表面的部分，并且图案化的脱气阻挡层的最下部表面基本上与脱气层的最顶表面共面。
在一些实施例中，该半导体器件还包括：有源器件，位于所述衬底与所述互连层之间，其中，所述有源器件电连接至所述互连层。
在一些实施例中，该半导体器件还包括：导体，位于所述图案化的阻挡层上方；以及导电通孔，穿透所述图案化的脱气阻挡层和所述脱气层，以电连接所述互连层和所述导体。
在一些实施例中，所述脱气层包括氧化硅。
在一些实施例中，所述图案化的脱气阻挡层包括氮化硅。
在一些实施例中，所述阻挡结构的侧表面从所述脱气层暴露。
在一些实施例中，该半导体结构还包括：电极，位于所述图案化的脱气阻挡层上方。
在另一个示例性方面，提供一种封装件。该封装件包括器件晶圆和位于该器件晶圆上方的MEMS晶圆。该器件晶圆包括第一衬底、第一脱气层、第一图案化的脱气阻挡层、第一感测电极以及第一导体。第一脱气层位于第一衬底上方。第一图案化的脱气阻挡层位于第一脱气层上方。第一图案化的脱气阻挡层包括暴露第一脱气层的最顶表面的一部分的多个开口，并且第一图案化的脱气阻挡层的最底部表面基本上与第一脱气层的最顶表面齐平。第一感测电极位于第一图案化的脱气阻挡层的部分上方。第一导体位于第一图案化的脱气阻挡层的另一部分上方。MEMS晶圆包括第二衬底、第一感测结构、第二导体以及间隔件。第一感测结构连接至第二衬底并且对应于第一感测电极。第二导体位于第二衬底上方并且接合至第一导体。间隔件位于第二衬底上方并且邻近第二导体。间隔件与第一导体接触。
在一些实施例中，所述间隔件的高度小于所述第二导体的高度。
在一些实施例中，所述第一感测结构和所述第一感测电极形成加速器。
在一些实施例中，所述器件晶圆还包括：第二脱气层；第二脱气阻挡层，位于所述第二脱气层上方；以及第二感测电极，位于所述第二脱气阻挡层上方。
在一些实施例中，所述第二脱气层的最顶表面被所述第二脱气阻挡层覆盖。
在一些实施例中，所述MEMS晶圆还包括连接至所述第二衬底并且对应于所述第二感测电极的第二感测结构。
在一些实施例中，所述第二感测结构和所述第二感测电极形成陀螺仪或谐振器。
在一些实施例中，所述第一感测结构密封在第一密封腔中，所述第二感测结构密封在第二密封腔中，所述第二密封腔与所述第一密封腔隔离，并且所述第一密封腔中的气压高于所述第二密封腔中的气压。
在一些实施例中，所述MEMS晶圆还包括连接至所述第一感测结构并且面向所述第一感测电极的第一止动件。
在一些实施例中，该封装件还包括：覆盖衬底，附接至所述MEMS晶圆，其中，所述覆盖衬底具有对应于所述第一感测结构的凹陷部；以及第二止动件，位于所述覆盖衬底上方并且位于所述凹陷部中。
在另一方面，提供一种用于制造半导体器件的方法。提供衬底。在衬底上方形成脱气层。在脱气层上方形成脱气阻挡层。在脱气阻挡层上方形成导体和感测电极。在形成导体和感测电极之后图案化的脱气阻挡层，以形成暴露脱气层的最顶表面的部分的多个开口。
在一些实施例中，该方法还包括：提供覆盖衬底；以及图案化所述覆盖衬底以形成凹陷部和所述凹陷部中的第二止动件。
在一些实施例中，该方法还包括：提供第二衬底；将所述第二衬底附接至所述覆盖衬底；在所述第二衬底上形成间隔件和第一止动件；在所述第二衬底上方形成第二导体；图案化所述第二衬底以形成感测结构；以及将所述第二导体接合至所述第一导体。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替代以及改变。

Claims (1)

1.一种半导体器件，包括：
衬底；
互连层，位于所述衬底上方；
脱气层，位于所述互连层上方；以及
图案化的脱气阻挡层，位于所述脱气层上方，其中，所述图案化的脱气阻挡层包括多个阻挡结构和多个开口，所述多个开口暴露所述脱气层的最顶表面的部分，并且所述图案化的脱气阻挡层的最底表面基本上与所述脱气层的所述最顶表面共面。
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