CN107622947A

CN107622947A - 一种半导体器件及其制造方法

Info

Publication number: CN107622947A
Application number: CN201610560734.4A
Authority: CN
Inventors: 徐建华
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2016-07-15
Filing date: 2016-07-15
Publication date: 2018-01-23

Abstract

本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。所述方法包括：提供半导体衬底；在半导体衬底上预定形成金属栅极的区域上形成功函数金属层，其中，形成功函数金属层的方法包括步骤：交替沉积第一金属元素层和第二金属元素层若干次，直到形成预定厚度的功函数金属层。根据本发明的制造方法，通过多次交替沉积第一金属元素层和第二金属元素层的方法形成功函数金属层，并通过调整每次沉积的第一金属元素层和/或第二金属元素层的厚度，来实现对所述功函数金属中第一金属元素和第二金属元素的比例的调整，扩大了第一金属元素和第二金属元素的比例的调整范围，进而扩大了功函数和器件阈值电压的调制范围，提高了器件的整体性能。

Description

一种半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术

随着CMOS器件尺寸的不断缩小，促进了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能。当器件发展到14nm技术节点时，FinFET器件由于其优越的性能而成为了主流器件。

由于金属栅极的带边功函数(band edge work function)和优良的间隙填充能力，在半导体器件中通常采用金属栅极来代替常规的多晶硅栅极结构，如图1所示为常规工艺中NMOS金属栅极叠层结构的剖视图，金属栅极叠层结构自下而上包括：高k介电层101、覆盖层102、扩散阻挡层103、功函数金属层104、扩散阻挡层105以及栅电极层106。

在FinFET器件中，金属栅极制备广泛使用原子层沉积工艺形成TiAl作为NMOS器件的功函数层。众所周知，原子层沉积工艺形成的TiAl的功函数与Al和Ti的比例有很强的相关性。使用单一原子层沉积工艺形成TiAl时可通过改变沉积温度、前驱物流量和脉冲时间来对Al和Ti的比例进行调整，但是通过这种方法Al和Ti比例调整范围很有限，例如，只能在0.7～1.5之间调整。因此，它限制了功函数和器件阈值电压(Vt)的调制范围。

鉴于上述问题的存在，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，所述方法包括：

提供半导体衬底；

在所述半导体衬底上预定形成金属栅极的区域上形成功函数金属层，其中，形成所述功函数金属层的方法包括步骤：

交替沉积第一金属元素层和第二金属元素层若干次，直到形成预定厚度的所述功函数金属层。

进一步，在形成所述功函数金属层之前，还包括在所述半导体衬底上所述预定形成金属栅极的区域上依次形成高k介电层、覆盖层和第一扩散阻挡层的步骤。

进一步，所述功函数金属层包括TiAl，所述第一金属元素层为Ti，所述第二金属元素层为Al。

进一步，使用化学气相沉积方法沉积形成所述第一金属元素层和所述第二金属元素层。

进一步，所述第一金属元素层和所述第二金属元素层的沉积在同一反应腔室内进行。

进一步，每次沉积的所述第一金属元素层的厚度范围为0.5nm～1nm。

进一步，每次沉积的所述第二金属元素层的厚度范围为0.5nm～1nm。

进一步，还包括在所述功函数金属层上形成栅电极层的步骤。

进一步，在形成所述栅电极层之前还包括在所述功函数金属层上形成第二扩散阻挡层的步骤。

进一步，在所述半导体衬底上形成有鳍片，所述功函数金属层形成于所述鳍片的沟道区域上。

本发明实施例二提供一种半导体器件，包括：半导体衬底，形成于所述半导体衬底上的金属栅极叠层结构，所述金属栅极叠层结构包括功函数金属层，其中，所述功函数金属层包括交替层叠的多层第一金属元素层和第二金属元素层。

进一步，所述金属栅极叠层结构还包括自下而上依次设置的高k介电层、覆盖层和第一扩散阻挡层，所述功函数金属层位于所述第一扩散阻挡层上方，在所述功函数金属层的上方设置有栅电极层。

进一步，在所述功函数金属层和所述栅电极层之间还设置有第二扩散阻挡层。

进一步，每层所述第一金属元素层的厚度范围为0.5nm～1nm。

进一步，每层所述第二金属元素层的厚度范围为0.5nm～1nm。

综上所述，根据本发明的制造方法，通过多次交替沉积第一金属元素层和第二金属元素层的方法形成功函数金属层，并通过调整每次沉积的第一金属元素层和/或第二金属元素层的厚度，来实现对所述功函数金属中第一金属元素和第二金属元素的比例的调整，扩大了第一金属元素和第二金属元素的比例的调整范围，进而扩大了功函数和器件阈值电压(Vt)的调制范围，提高了器件的整体性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了常规工艺中NMOS金属栅极叠层结构的剖视图；

图2为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

图3为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

为了对器件的性能进行改进，本发明提出了一种半导体器件的制造方法，如图3所示，其包括以下主要步骤：

在步骤S301中，提供半导体衬底；

在步骤S302中，在所述半导体衬底上预定形成金属栅极的区域上形成功函数金属层，其中，形成所述功函数金属层的方法包括步骤：

实施例一

下面，参考图2来描述本发明的一个实施例提出的一种半导体器件的制造方法，其中，图2为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。

首先，如图2所示，提供半导体衬底(未示出)，在所述半导体衬底上形成高k介电层201。

具体地，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在所述半导体衬底中还形成有各种阱，以及用于定义有源区的浅沟槽隔离结构等。

示例性地，所述半导体器件为FinFET器件，在所述半导体衬底的表面上形成有鳍片(未示出)，所述鳍片的部分用作半导体器件的沟道区，所述鳍片为竖立于半导体衬底表面上的柱状结构，如长方体状等。

示例性地，形成所述鳍片的方法可以包括以下步骤：

在所述半导体衬底的表面形成图案化的掩膜层，所述图案化的掩膜层定义有所述鳍片的图案，包括鳍片的宽度、长度以及位置等；以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底，以形成所述鳍片。掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。本实施例中，掩模层包括硬掩模材料。所述硬掩膜材料可以为本领域技术人员熟知的可以作为硬掩膜的材料，较佳地，硬掩膜材料为氮化硅，硬掩膜材料还可以为氮化硅材料层与其他适合的膜层的叠层等。所述鳍片的材料可以Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。

示例性地，在所述半导体衬底的表面预定形成金属栅极叠层的区域上形成高k介电层201。

在一个示例中，在所述半导体衬底上形成有鳍片时，所述高k介电层201形成于所述鳍片的沟道区域上。

高k介电层201的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成高k介电层201。高k介电层201的厚度范围为10埃至30埃。

在一个示例中，还包括在所述高k介电层201上形成覆盖层202的步骤。

覆盖层202的材料可以为La₂O₃、Al₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x、TiSiN、TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺沉积形成覆盖层202，较佳地，沉积形成所述覆盖层的方法为原子层沉积法。本实施例中，较佳地所述覆盖层202的材料为TiN。

在一个示例中，在所述覆盖层202上形成扩散阻挡层203。扩散阻挡层203的材料包括但不限于钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、钽铝(TaAl)或者其他适合的薄膜层，可以采用CVD、ALD或者PVD等适合的工艺形成扩散阻挡层203，本实施例中，扩散阻挡层203较佳地包括氮化钽。扩散阻挡层203的厚度范围为5埃至40埃。

接着，在所述半导体衬底上预定形成金属栅极的区域上形成功函数金属层204，其中，形成所述功函数金属层204的方法包括步骤：交替沉积第一金属元素层2041和第二金属元素层2042若干次，直到形成预定厚度的所述功函数金属层204。

其中，对于NMOS器件，功函数金属层204为N型功函数金属层(NWF)，N型功函数金属层的材料可以选择为但不限于TiAl、TaAl或者其他适合的薄膜层。

在一个示例中，所述功函数金属层204包括TiAl，所述第一金属元素层为Ti层，所述第二金属元素层为Al层，或者，所述第一金属元素层为Al层，所述第二金属元素层为Ti层。

可使用本领域技术人员熟知的例如化学气相沉积方法、物理气相沉积法或原子层沉积法等形成所述第一金属元素层2041和所述第二金属元素层2042。

本实施例中，较佳地，使用化学气相沉积方法沉积形成所述第一金属元素层2041和所述第二金属元素层2042，其中，所述第一金属元素层2041和所述第二金属元素层2042的沉积在同一反应腔室内进行。

通常使用的原子层沉积工艺形成的TiAl功函数金属层，其需要在一个反应腔室中引入两个不同的前驱物，而本发明使用化学气相沉积工艺通过交替沉积Ti层和Al层来形成包括TiAl的功函数金属层204，其每次沉积只需引入一个前驱物，因此对于反应粒子和反应腔室状态的维持更加容易。

值得一提的是，可以先沉积第一金属元素层2041，再沉积第二金属元素层2042，接着交替沉积第一金属元素层2041和第二金属元素层2042若干次，直到达到预定形成的功函数金属层的厚度，或者，可先沉积第二金属元素层2042，再沉积第一金属元素层2041，接着交替沉积第二金属元素层2042和第一金属元素层2041，直到达到预定形成的功函数金属层204的厚度。

具体地，可任意设置上述交替沉积的次数，例如可以为1至20次的任意次数。

每次沉积的第一金属元素层2041和第二金属元素层2042可以具有不同的厚度。

在一个示例中，每次沉积的所述第一金属元素层2041的厚度范围为0.5nm～1nm，每次沉积的所述第二金属元素层2042的厚度范围为0.5nm～1nm。

可以通过调整每次沉积的第一金属元素层2041和/或第二金属元素层2042的厚度，来实现对所述功函数金属层204中第一金属元素和第二金属元素的比例的调整，且可使该比例在很大的一个范围内进行调整，例如0.2～2等。

还可以根据器件的工艺设置需要形成合适厚度的功函数金属层204，示例性地，功函数金属层204的厚度范围为10埃至80埃。

随后，在功函数金属层204上形成栅电极层206。

所述栅电极层206的材料并不受特别的限制，可使用具有从Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W和Al中选择的一种或多种的导电材料和金属化合物。在一个实施例中，采用W金属作为所述栅电极层206的导电材料，可以用CVD或PVD的方式沉积W金属。

在一个示例中，在形成所述栅电极层206之前，还包括在所述功函数金属层上形成扩散阻挡层205的步骤，其中，该扩散阻挡层205除了可以阻挡其上的栅电极层中的金属元素向下层扩散外，还可作为栅电极层的粘附层，使其与功函数金属层很好的接合。

所述扩散阻挡层205可能为一含硅层、一含碳层、一含氮层、一含氢层或一金属或金属化合物层。金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。在一个实施例中，所述扩散阻挡层205为TiN。所述扩散阻挡层205借由如PVD、ALD、旋转涂布(spin-on)沉积或其它适当方法的制程所形成。所述扩散阻挡层205可于介于-40～400℃的温度与约介于0.1～100毫托(mTorr)的压力下形成。此外，所述扩散阻挡层205亦可能包括多个膜层。

最终形成金属栅极叠层结构，其包括自下而上依次形成的高k介电层201、覆盖层202、扩散阻挡层203、功函数金属层204、扩散阻挡层205和栅电极层206。

至此完成了对本发明的半导体器件的制造方法的主要步骤的介绍，对于完整的器件的制作还需其他工艺步骤，在此不再赘述。

本发明的制造方法除了适用于NMOS器件外，还可同样适用于PMOS器件的制作。

根据本发明的制造方法，通过多次交替沉积第一金属元素层和第二金属元素层的方法形成功函数金属层，并通过调整每次沉积的第一金属元素层和/或第二金属元素层的厚度，来实现对所述功函数金属中第一金属元素和第二金属元素的比例的调整，扩大了第一金属元素和第二金属元素的比例的调整范围，进而扩大了功函数和器件阈值电压(Vt)的调制范围，提高了器件的整体性能。

另外，使用化学气相沉积法形成功函数金属层相比复杂的原子层沉积工艺，其反应粒子和反应腔室的维持更加容易。

实施例二

本实施例中还提供一种采用实施例一中的制造方法获得的半导体器件，该半导体器件可以为FinFET器件。

示例性地，如图2所示，本发明的半导体器件包括：半导体衬底(未示出)，位于所述半导体衬底的表面上形成有鳍片。

在所述半导体衬底的表面上形成有鳍片，所述鳍片的部分用作半导体器件的沟道区，所述鳍片为竖立于半导体衬底表面上的柱状结构，如长方体状等。所述鳍片的材料可以Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。

还包括：位于所述半导体衬底上并覆盖所述鳍片的沟道区域的金属栅极叠层结构，其中所述金属栅极叠层结构包括自下而上依次设置的高k介电层201、覆盖层202、扩散阻挡层203、功函数金属层204、以及栅电极层206，其中，所述功函数金属层204包括交替层叠的多层第一金属元素层2041和第二金属元素层2042。

高k介电层201的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。高k介电层201的厚度范围为10埃至30埃。

覆盖层202的材料可以为La₂O₃、Al₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x、TiSiN、TaN或者其他适合的薄膜层。本实施例中，较佳地所述覆盖层202的材料为TiN。

扩散阻挡层203的材料包括但不限于钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、钽铝(TaAl)或者其他适合的薄膜层，本实施例中，扩散阻挡层203较佳地包括氮化钽(TaN)。扩散阻挡层203的厚度范围为5埃至40埃。

每层第一金属元素层2041和每层第二金属元素层2042可以具有不同的厚度。

在一个示例中，每层所述第一金属元素层2041的厚度范围为0.5nm～1nm，每层所述第二金属元素层2042的厚度范围为0.5nm～1nm。

由于在功函数金属层沉积时可以通过调整每次沉积的第一金属元素层2041和/或第二金属元素层2042的厚度，来实现对所述功函数金属层204中第一金属元素和第二金属元素的比例的调整，因此可使该比例在很大的一个范围内进行调整，例如0.2～2等。

根据器件类型和尺寸选择合适的功函数金属层204的厚度，示例性地，功函数金属层204的厚度范围为10埃至80埃。

在一个示例中，在所述功函数金属层204和栅电极层206之间还设置有扩散阻挡层205。

其中，该扩散阻挡层205除了可以阻挡其上的栅电极层中的金属元素向下层扩散外，还可作为栅电极层的粘附层，使其与功函数金属层很好的接合。

所述扩散阻挡层205可能为一含硅层、一含碳层、一含氮层、一含氢层或一金属或金属化合物层。金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。在一个实施例中，所述扩散阻挡层205为TiN。此外，所述扩散阻挡层205亦可能包括多个膜层。

综上所述，本发明的半导体器件的功函数金属层，其包括交替层叠的多层第一金属元素层和第二金属元素层，且第一金属元素和第二金属元素的比例的调整范围更大，进而扩大了功函数和器件阈值电压(Vt)的调制范围，因此本发明的半导体器件的整体性能更高。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

提供半导体衬底；

2.如权利要求1所述的制造方法，其特征在于，在形成所述功函数金属层之前，还包括在所述半导体衬底上所述预定形成金属栅极的区域上依次形成高k介电层、覆盖层和第一扩散阻挡层的步骤。

3.如权利要求1所述的制造方法，其特征在于，所述功函数金属层包括TiAl，所述第一金属元素层为Ti，所述第二金属元素层为Al。

4.如权利要求1所述的制造方法，其特征在于，使用化学气相沉积方法沉积形成所述第一金属元素层和所述第二金属元素层。

5.如权利要求4所述的制造方法，其特征在于，所述第一金属元素层和所述第二金属元素层的沉积在同一反应腔室内进行。

6.如权利要求1所述的制造方法，其特征在于，每次沉积的所述第一金属元素层的厚度范围为0.5nm～1nm。

7.如权利要求1所述的制造方法，其特征在于，每次沉积的所述第二金属元素层的厚度范围为0.5nm～1nm。

8.如权利要求1所述的制造方法，其特征在于，还包括在所述功函数金属层上形成栅电极层的步骤。

9.如权利要求8所述的制造方法，其特征在于，在形成所述栅电极层之前还包括在所述功函数金属层上形成第二扩散阻挡层的步骤。

10.如权利要求1所述的制造方法，其特征在于，在所述半导体衬底上形成有鳍片，所述功函数金属层形成于所述鳍片的沟道区域上。

11.一种半导体器件，其特征在于，包括：半导体衬底，形成于所述半导体衬底上的金属栅极叠层结构，所述金属栅极叠层结构包括功函数金属层，其中，所述功函数金属层包括交替层叠的多层第一金属元素层和第二金属元素层。

12.如权利要求11所述的半导体器件，其特征在于，所述金属栅极叠层结构还包括自下而上依次设置的高k介电层、覆盖层和第一扩散阻挡层，所述功函数金属层位于所述第一扩散阻挡层上方，在所述功函数金属层的上方设置有栅电极层。

13.如权利要求12所述的半导体器件，其特征在于，在所述功函数金属层和所述栅电极层之间还设置有第二扩散阻挡层。

14.如权利要求11所述的半导体器件，其特征在于，所述功函数金属层包括TiAl，所述第一金属元素层为Ti，所述第二金属元素层为Al。

15.如权利要求11所述的半导体器件，其特征在于，每层所述第一金属元素层的厚度范围为0.5nm～1nm。

16.如权利要求11所述的半导体器件，其特征在于，每层所述第二金属元素层的厚度范围为0.5nm～1nm。

17.如权利要求11所述的半导体器件，其特征在于，在所述半导体衬底上形成有鳍片，所述功函数金属层形成于所述鳍片的沟道区域上。