CN107546225B - 半导体开关装置 - Google Patents

半导体开关装置 Download PDF

Info

Publication number
CN107546225B
CN107546225B CN201710477822.2A CN201710477822A CN107546225B CN 107546225 B CN107546225 B CN 107546225B CN 201710477822 A CN201710477822 A CN 201710477822A CN 107546225 B CN107546225 B CN 107546225B
Authority
CN
China
Prior art keywords
gate
source
drain
loop formed
gates
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710477822.2A
Other languages
English (en)
Other versions
CN107546225A (zh
Inventor
奥利弗·泰森
托马斯·弗朗索瓦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of CN107546225A publication Critical patent/CN107546225A/zh
Application granted granted Critical
Publication of CN107546225B publication Critical patent/CN107546225B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供一种半导体开关装置以及一种制造该半导体开关装置的方法。该半导体开关装置包括位于半导体衬底上的场效应晶体管。该场效应晶体管包括多个栅极。每个栅极包括在该衬底的主表面上布置成环路的栅极电极和栅极电介质。由该栅极形成的该环路同轴地布置。每个栅极具有相邻于由该栅极形成的该环路的内边缘或外边缘定位的源极区和相邻于由该栅极形成的该环路的所述内边缘和所述外边缘中的另一边缘定位的漏极区。

Description

半导体开关装置
技术领域
本发明涉及一种半导体开关装置以及一种制造半导体开关装置的方法。
背景技术
已知的RF(射频)MOS(金属氧化物半导体)开关基于梳形布局。在此布局中，开关包括具有多个互连指状物的栅极。指状物穿插在包括细长条带的源极和漏极区中。金属互连件沿着每个条带通过位于若干点处的一系列通孔提供到每个源极和漏极区。一般来说，在装置的一侧处，即，在将梳状物的每个指状物互连的共同条带处进行到栅极的连接。装置可以由深沟槽隔离(deep trench isolation，DTI)包围。可以通过沟槽的网的形式提供DTI。此DTI实施方案一般可以将装置的大小增加2倍或3倍。此开关内的损耗可能相对较高。举例来说，通过围绕装置的DTI提供的隔离不会影响装置内的衬底阻抗。有源装置本身的占用面积一般可以保持相对较宽并且由此展示较低衬底电阻，这可以产生较高插入损耗和较高噪声系数。
此装置的尺度还受限于将另外的指状物添加到梳状物或通过改变指状物的长度受限。
在单刀单掷(single-pole，single-throw，SPDT)开关内，存在提供静电放电(electrostatic discharge，ESD)保护的若干方法。一种方式是使用ESD自保护开关。在此方法中，仅开关的第一指状物承载ESD应力。装置的其它指状物不参与此方面，因为在此类装置中不存在多米诺效应。因此，可能需要第一指状物的宽度相对较大，这样可以增加装置的插入损耗和噪声系数。
发明内容
在随附的独立权利要求和从属权利要求中阐述了本发明的各方面。来自从属权利要求的特征的组合可以按需要与独立权利要求的特征进行组合，而不仅仅是按照权利要求书中所明确陈述的那样组合。
根据本发明的方面，提供一种半导体开关装置，该半导体开关装置包括位于半导体衬底上的场效应晶体管，
其中场效应晶体管包括多个栅极，每个栅极包括在衬底的主表面上布置成环路的栅极电极和栅极电介质，其中由栅极形成的环路被同轴地布置，以及
其中每个栅极具有相邻于由该栅极形成的所述环路的内边缘或外边缘定位的源极区和相邻于由该栅极形成的所述环路的所述内边缘和所述外边缘中的另一边缘定位的漏极区。
根据本发明的另一方面，提供一种制造半导体开关装置的方法，该方法包括：
提供具有主表面的半导体衬底；以及
通过以下操作在半导体衬底上形成场效应晶体管：
沉积和图案化衬底上的栅极电介质材料和栅极电极材料以形成多个栅极，每个栅极包括在衬底的主表面上布置成环路的栅极电极和栅极电介质，其中由栅极形成的环路被同轴地布置，以及
对于每个栅极，形成相邻于由该栅极形成的所述环路的内边缘或外边缘定位的源极区和相邻于由该栅极形成的所述环路的所述内边缘和所述外边缘中的另一边缘定位的漏极区。
通过将开关装置的栅极提供在多个同轴布置的环路中，栅极的长度可以改变，使得朝向装置的中心定位的栅极比远离该中心定位的栅极短。装置的较长栅极中的一个(例如，最外栅极)可以用于在ESD事件期间承载静电放电(electrostatic discharge，ESD)应力。因此，对于给定装置大小，开关装置的ESD稳定性可以相对较高。
开关装置可以进一步包括布置成环路的至少一个隔离区。由每个隔离区形成的环路可以位于栅极中的一个的内边缘与栅极中的另一个的外边缘之间。由于这些例子中的隔离可以位于栅极之间，因此可以通过无法在装置中实现的方式来提高装置区域内的衬底阻抗，在该装置中，仅围绕装置外周提供隔离(例如，DTI)。
源极区中的至少一些可以位于隔离区中的一个与由栅极中的一个形成的环路的内边缘或外边缘之间。漏极区中的至少一些可以位于隔离区中的一个与由栅极中的一个形成的环路的内边缘或外边缘之间。应注意，在这些例子中，隔离区可以将相邻的源极和漏极区彼此分离。
多个栅极可以包括最外栅极、最内栅极和至少一个中间栅极。在这些例子中，由至少一个中间栅极形成的环路可以位于由最外栅极形成的环路内部，并且由最内栅极形成的环路可以位于由至少一个中间栅极形成的环路内部。
由每个栅极形成的环路可以是矩形的以符合现有半导体制造技术的设计规则。
每个栅极可以包括至少一个接触区域，该接触区域沿着同轴布置的环路的共同径向方向延伸。装置可以进一步包括栅极接触的线性阵列。每个栅极接触可以位于接触区域中的一个上。此布置可以使每个栅极能够对称地连接(即，使得大致二分之一栅极位于接触区域的一个每一侧上)，并且通过栅极接触可以方便地连接的方式与线性栅极连接部件连接。栅极接触可以从装置的叠加金属化堆叠向下延伸。在一些例子中，每个栅极可以包括两个接触区域，该接触区域位于由该栅极形成的环路的相对侧上。同样，接触区域的此布置可以使每个栅极能够对称地连接。
装置可以包括位于场效应晶体管的中心处的最内源极区或最内漏极区。在这些例子中，源极区和漏极区可以距场效应晶体管的中心增加的径向距离交替，其中每个源极区通过栅极中的相应一个与相应漏极区分离。
装置可以包括源极接触的阵列和漏极接触的阵列。源极接触和漏极接触的阵列可以被布置成环路以连接到源极区和漏极区。源极接触和漏极接触可以从装置的叠加金属化堆叠向下延伸。
装置可以包括位于场效应晶体管上方的金属化堆叠。金属化堆叠可以包括用于连接到场效应晶体管的栅极、源极和漏极的连接部件。连接部件由此可以使用现有金属化技术方便地成形，该金属化技术可以允许对连接部件的形状和配置的精密控制。
金属化堆叠可以包括线性栅极连接部件，该线性栅极连接部件沿着共同径向方向延伸以连接到上述栅极接触中的每一个。
金属化堆叠可以包括至少一个源极连接部件，该源极连接部件将位于隔离区中的一个的任一侧上的源极区连接在一起。源极连接部件可以连接到上述源极接触。金属化堆叠可以包括至少一个漏极连接部件，该漏极连接部件将位于隔离区中的一个的任一侧上的漏极区连接在一起。漏极连接部件可以连接到上述漏极接触。
每个源极连接部件和每个漏极连接部件可以位于金属化堆叠的第一金属层中。金属化堆叠可以另外包括位于其第二金属层中的源极和漏极连接部件。另外的源极和漏极连接部件可以将位于第一金属层中的源极连接部件和漏极连接部件互连。
位于金属化堆叠的第二金属层中的另外的源极和漏极连接部件可以包括多个互相交叉指状物。此布置可以减小与由金属化堆叠形成的互连相关联的损耗。
在一个实施例中，装置是RF MOS开关。
根据本发明的另外方面，提供一种射频(Radio Frequency，RF)电路，该RF电路包括上述种类的半导体开关装置。
出于本申请案的目的，射频(radio frequency，RF)信号可以被认为是在频率范围1GHz≤f≤40GHz中的信号。举例来说，信号可以在用于WLAN通信的带(例如，2.4-2.5GHz以及4.9-5.92GHz)中。在其它实例中，RF信号可以在以下IEEE带中的一个中：L带＝1-2GHz，S带＝2-4GHz，C带＝4-8GHz，X带＝8-12GHz，Ku带＝12-18GHz，K带＝18-27GHz，Ka带＝26.5-40GHz。
本发明的实施例例如可以用于LTE/WLAN集成电路(integrated circuit，IC)，例如并入有低噪声放大器和开关的那些LTE/WLAN集成电路以及前端集成电路IC中。
附图说明
在下文中将仅借助于例子参考附图来描述本发明的实施例，在附图中相同的附图标记指代相同的元件，并且在附图中：
图1至7示出根据本发明的实施例的用于制造半导体开关装置的多个过程步骤。
具体实施方式
在下文中参考附图描述本发明的实施例。
图1至7示出根据本发明的实施例的用于制造半导体开关装置10的多个过程步骤。
在图1中所示的第一阶段中，提供一种具有主表面5的半导体衬底。衬底可以例如是硅衬底。设想可以使用绝缘体上硅(silicon-on-insulator，SOI)衬底。如图1所示，可以在主表面5处形成隔离区2。这些隔离区2通常可以包括在主表面5中(通常通过蚀刻，例如使用深反应离子刻蚀(Deep Reactive Ion Etching，DRIE))形成的一系列沟槽，其中沟槽填充有电介质，例如氧化物。在一个例子中，隔离区2可以包括所谓的深沟槽隔离(DeepTrench Isolation，DTI)。取决于所需的隔离层，沟槽的深度可以在6μm至16μm的范围内。在本例子中，由每个隔离区2形成的环路闭合，即完整环路。以此方式，与(例如)其中具有一个或多个中断的环路相比，装置10内的衬底阻抗可以增加。
在此例子中，隔离区2布置成多个同轴布置的环路。由隔离区2形成的环路可以包括最内环路12、最外环路13和多个中间环路。在此例子中，每个环路是矩形的(例如，长方形或正方形)。如图1中所示，由隔离区2形成的环路限定环路之间的空间中的区域4。最内环路12可以形成位于最内环路12内的最内区域14。如下文将描述，装置10的栅极、源极和漏极将位于这些区域4、14中。
图2示出制造装置10的下一阶段，其中多个栅极20形成于装置10的主表面5上。每个栅极20可以包括位于栅极电介质(例如，氧化物)的顶部上的栅极电极，该栅极电介质位于主表面5上。栅极电极可以例如包括多晶硅。可以使用已知的沉积和图案化技术形成栅极20，以沉积和图案化栅极电介质和栅极电极材料。
在此例子中，栅极20位于由隔离区2的环路限定的区域4、14中。栅极20可以包括位于最内环路12内部的最内栅极22。栅极20还可以包括最外栅极23。栅极20可以另外包括位于最内栅极22与最外栅极23之间的一个或多个中间栅极。
形成栅极20的栅极电极和栅极电介质在衬底的主表面5上布置成环路。如同上述隔离区2，同轴布置由栅极20形成的环路。应注意，在此例子中，由栅极20形成的环路的中心与由隔离区2形成的环路的中心重合。此外如关于隔离区2所描述，由栅极20形成的环路可以是矩形的(例如，长方形或正方形)。
在此例子中，每个栅极20、22具有内边缘(离由栅极20、22形成的环路的中心最近的边缘)和外边缘(离由栅极20、22形成的环路的中心最远的边缘)。如下文将描述，装置10的源极和漏极将与栅极20、22的内边缘和外边缘相邻定位。
如图2所示，每个栅极20可以配备有一个或多个接触区域30。这些接触区域30可以包括最内接触区域32(属于最内栅极22)和最外接触区域33(属于最外栅极23)。在此例子中，每个接触区域30、32包括栅极20、22的区，该栅极20、22的区沿着由栅极20、22形成的同轴布置环路的共同径向方向(在图2中使用标记为34的虚线指示)从每个栅极20、22的内边缘和/或外边缘向外横向延伸。在此例子中，每个栅极20、22包括两个接触区域30、32，该接触区域30、32位于由该栅极20、22形成的环路的相对侧上。如下文将描述，此布置方便地允许进行电连接以通过平衡且对称的方式将电势施加到栅极20、22。
图3示出制造装置10的下一阶段，其中形成多个源极区6和漏极区8。可以例如通过选择性地使用掩蔽和离子注入步骤来掺杂衬底的主表面5附近的区域来形成源极区6和漏极区8，该衬底与由栅极20、22形成的环路的内边缘和外边缘相邻定位。如可以在图3中看出，装置10中接近接触区域30的区不可以通过此方式掺杂，以避免栅极接触与源极区6和漏极区8之间的任何潜在短路。
源极区6可以包括最内源极区6A和最外源极区6B。类似地，漏极区8可以包括最内漏极区8A和最外漏极区8B。应注意，在此例子中，最内源极区6A和最内漏极区8A都位于由隔离区2形成的最内环路12内部。此外在此例子中，最内源极区6A与最内栅极22的内边缘相邻定位，而最内漏极区8A与最内栅极22的外边缘相邻定位。设想可以交换此布置，使得最内源极区6A与最内栅极22的外边缘相邻定位，而最内漏极区8A与最内栅极22的内边缘相邻定位。
如上所述，源极区6和漏极区8与栅极20、22的内边缘和外边缘相邻定位。因此，每个栅极20、22具有位于一个边缘上的源极区6以及位于另一边缘上的漏极区8，使得每个栅极区20、22将源极区6与漏极区6分离。如可以在图3中看出，以交替对提供源极区6和漏极区8(除了最内源极区6A和最外源极区6B以及最内漏极区8A和最外漏极区8B)，每对中的每个源极区6或漏极区8位于由隔离区2形成的环路中的一个的任一侧上。
应了解，在此例子中，源极区6(除了最内源极区6A)和漏极区8、8A、8B本身布置成多个同轴布置的环路(每个环路中任选地具有位于接触区域30、32附近的中断)。由源极区6和漏极区8、8A、8B形成的环路可以与由栅极20、22和隔离区2形成的环路具有基本上相同的形状(在此例子中，该形状是矩形的(例如，长方形或正方形))。由源极区6和漏极区8、8A、8B形成的环路的中心可以与由栅极20、22和隔离区2形成的环路的中心重合。
根据本发明的实施例，因为隔离区2位于装置10的栅极20、22、源极区6和漏极区8之中，所以与其中隔离区位于含有源极、栅极和漏极的装置的一部分外部的已知装置相比，装置内的衬底电阻可以增加。因此，可以通过无法在装置中实现的方式来提高含有源极区6、栅极20、22和漏极区8的装置区域内的衬底阻抗，在该装置中，仅围绕装置外周提供隔离(例如，DTI)。
根据本发明的实施例，因为栅极20提供为多个同轴布置的环路，所以与朝向装置10的中心定位的栅极20处相比，栅极20的大小(长度)朝向装置10的最外边缘增加。此布置可允许提供具有不同长度的栅极20的装置10。根据本发明的实施例，装置10内的较长栅极20中的一个(例如，最外栅极23)可以用于在ESD事件期间承载ESD应力。因此，对于给定装置大小，开关装置10的ESD稳定性可以相对较高。
图4示出制造装置10的下一阶段，其中形成多个接触以与源极区6、栅极20和漏极区8进行电连接。接触可以包括任何合适的导电材料(例如，多晶硅、金属或合金)。接触可以使用已知沉积和图案化步骤形成。每个接触可以从其连接的源极区6、栅极接触区30或漏极区8向上延伸，并且当从主表面5上方查看时，截面例如可以是矩形的(例如，正方形)。如下文将描述，装置10的不同接触可以连接到位于主表面5上方的金属化堆叠的特征。
在此例子中，装置10的接触包括位于源极区6上的多个源极接触46以及位于漏极区8上的多个漏极接触48。源极接触46和漏极接触48可以围绕由源极区6和漏极区8形成的每个环路以规则隔开的间隔定位。因此，源极接触46和漏极接触48可以提供为源极接触的阵列和漏极接触的阵列，其中源极和漏极接触的阵列布置成环路以连接到源极区6和漏极区8。最内源极区6A可以配备有如图4中示出布置在一个或多个行中的源极接触。
在此例子中，装置10的接触包括多个栅极接触40。栅极接触40位于上述接触区域30、32上。栅极接触40由此可以布置在线性行中，该行沿着上文相对于图2描述的共同径向方向34延伸。方便地，这可以使基本上线性的栅极连接部件能够用于与装置10(参看下文)的栅极20、22形成电连接，以通过平衡且对称的方式将电势施加到栅极20、22。
在根据本发明的制造开关装置10的方法的以下阶段中，金属化堆叠可以形成于主表面5上方。金属化堆叠可以包括用于通过上文相对于图4描述的接触电连接到源极区6、栅极20和漏极区8的特征(连接部件)。可以使用已知的金属化技术(BEOL)来形成金属化堆叠以沉积和图案化装置的金属特征。如本领域中已知，金属化堆叠可以包括一个或多个金属层，该金属层包括图案化金属特征。金属化堆叠中的每个金属层可以通过中间电介质层与堆叠中的相邻金属层分离。含有导电材料的通孔可以位于中间电介质层中，以使堆叠的给定金属层中的图案化金属特征能够电连接到堆叠中的其它金属层(例如，相邻金属层)中的图案化金属特征。
图5示出制造装置10的下一阶段，其中形成金属化堆叠的第一金属层。在此例子中，金属化堆叠的第一金属层包括多个连接部件。这些连接部件可以允许与上文相对于图4描述的栅极接触40、源极接触46和漏极接触48进行电连接。
在此例子中，连接部件包括栅极连接部件50。栅极连接部件50可以是线性连接部件，该线性连接部件在第一金属层的平面内并且沿着相对于图2论述的共同径向方向34延伸。应注意，在此例子中，栅极接触40各自从接触区域30、32向上垂直延伸以与栅极连接部件50的下侧连接。如上所述，栅极接触区域30、32、栅极接触40以及栅极连接部件50的布置可以允许进行电连接，以通过平衡且对称的方式将电势施加到栅极20、22。应注意，栅极连接部件50的位置还占据金属化堆叠内的最少空间量，从而允许提供更多空间来形成下文描述的源极连接部件和栅极连接部件。
在此例子中，连接部件还包括多个源极连接部件56和漏极连接部件58。源极连接部件56和漏极连接部件可以都在金属化堆叠的第一金属层的平面内延伸。应注意，源极接触46在此例子中各自从源极区6向上垂直延伸以与源极连接部件56的下侧连接，并且漏极接触48在此例子中各自从漏极区8向上垂直延伸以与漏极连接部件58的下侧连接。源极连接部件56和漏极连接部件58可以在第一金属层内图案化，以便接纳源极接触46和漏极接触48并且与源极接触46和漏极接触48连接，该源极接触46和漏极接触48一般布置成与由源极区6和漏极区8形成的环路对应的一系列环路。
在此例子中，源极连接部件56包括最内源极连接部件56A，该最内源极连接部件56A连接到最内源极区6A的源极接触46。最内源极连接部件56A可以包括两个部件，每个部分提供于栅极连接部件50的任一侧上。最内源极连接部件56A的每个部分可以具有一般线性形状，如图5中所示。源极连接部件56还可以包括最外源极连接部件56B。最外源极连接部件56B一般可以布置为环路，用于接纳最外源极区6B的源极接触46并连接到该源极接触46。应注意，由最外源极连接部件56B形成的环路可以包括允许栅极连接成员50通过，到达装置10的中心区的开口。源极连接部件56还可以包括位于最内源极连接部件56A与最外源极连接部件56B之间的一个或多个中间源极连接部件56。每个中间源极连接部件56可以连接到多于一个源极区6的源极接触56。例如，在本例子中，装置包括连接到源极区6中的两个的源极接触46的中间源极连接部件56，该源极区6位于隔离区2中的一个的任一侧上。
在此例子中，漏极连接部件58位于源极连接部件56A、56、56B之间。如同中间源极连接部件56，每个漏极连接部件58可以连接到多于一个漏极区8的漏极接触58。例如，在本例子中，装置10包括各自连接到漏极区8中的两个的漏极接触46的漏极连接部件58，该漏极区8位于隔离区2中的相应一个的任一侧上。应注意，在此例子中，漏极连接部件58中的一个连接到最外漏极区8B的漏极接触48。
如可以在图5中看出，由源极连接部件56和漏极连接部件58形成的环路可以同轴地布置。这些环路的中心可以与如上文已描述的由隔离区2、栅极20、22、源极区6和漏极区8形成的环路的中心重合。当从衬底的主表面5上方查看时，由源极连接部件56和漏极连接部件58形成的环路可以基本上是矩形的(例如，长方形或正方形)。还应注意，漏极连接部件58和中间源极连接部件56中的每一个可以包括两个基本上U形部分(半边)，其中每个部分(半边)位于栅极连接部件50的任一侧上。此布置可以允许栅极连接部件50穿过源极连接部件56和漏极连接部件58以接入装置10的中心区的空间。
图6示出制造装置10的下一阶段，其中金属化堆叠的第二金属层形成于上文相对于图5描述的第一金属层上方。第二金属层包括多个图案化金属特征，该多个图案化金属特征形成另外的源极连接成员66和另外的漏极连接部件68。每个另外的源极连接部件66和另外的漏极连接部件68可以在金属化堆叠的第二金属层的平面内延伸。
另外的源极连接部件66可以将位于金属化堆叠的第一金属层中的源极连接部件56中的每一个电互连。类似地，另外的漏极连接部件68可以将位于金属化堆叠的第一金属层中的漏极连接部件58中的每一个电互连。如上所述，填充有导电材料的通孔70可以延伸(通常垂直地)穿过电介质层，该电介质层可以分离第一金属层和第二金属层。通孔70可以位于适合于允许在每层中的连接部件之间形成连接的位置中，其中图6中所示的通孔70的布局仅仅是例子。应注意，位于第二金属层中的另外的源极连接部件68可以配备有一个或多个岛状区76，以允许提供通孔70的局部阵列以连接到第一金属层中的源极连接部件56的下层部分的空间。类似地，另外的漏极连接部件68可以配备有其自身的岛状区78。
在图6中所示的例子中，另外的源极连接部件66和另外的漏极连接部件68各自包括多个指状物67、69。另外的源极连接部件66的指状物67和另外的漏极连接部件68的指状物69可以互相交叉。此布置可以减小装置10中的插入损耗。指状物67、69可以在位于第一金属层中的连接部件上方延伸，以便允许使用通孔70对该指状物67、69进行连接。另外的源极连接部件66的每个指状物67和另外的漏极连接部件68的每个指状物69可以沿着共同方向(在本例子中平行于上文相对于图2描述的轴34)延伸。
另外的源极连接部件66的每个指状物67可以从位于装置10的一侧处的侧杆延伸。以此方式，指状物67可以互连，由此形成与装置10中的每个源极区6的共同电连接。类似地，另外的漏极连接部件68的每个指状物69可以从位于装置10的另一侧处的侧杆延伸。以此方式，指状物69可以互连，由此形成与装置10中的每个漏极区8的共同电连接。应注意，每个指状物67、69可以连接到位于第一金属层中的多于一个连接部件，并且相反地第一金属层中的每个连接部件可以通过多于一个指状物67、69连接。
图7示出制造装置10的下一阶段，其中金属化堆叠的第三金属层形成于上文相对于图6描述的第二金属层上方。第三金属层包括多个图案化金属特征。具体而言，在此例子中，第三金属层包括漏极连接部件80，用于连接到第二金属层中的另外的漏极连接部件68的侧杆。与上述通孔类似的通孔82可以电气方式用于将另外的漏极连接部件68的侧杆连接到位于第三金属层中的连接部件80。设想另外的源极连接部件66可以配备有金属化堆叠的第三(或较高)金属层中的类似连接。
因此，已经描述了半导体开关装置和制造半导体开关装置的方法。半导体开关装置包括位于半导体衬底上的场效应晶体管。场效应晶体管包括多个栅极。每个栅极包括在衬底的主表面上布置成环路的栅极电极和栅极电介质。由栅极形成的环路同轴地布置。每个栅极具有源极区和漏极区，该源极区与由该栅极形成的环路的内边缘或外边缘相邻定位，该漏极区与由该栅极形成的环路的所述内边缘和所述外边缘中的其它边缘相邻定位。
尽管已经描述了本发明的具体实施例，但是应了解，可以在权利要求书的范围内作出许多修改/添加和/或替代。

Claims (9)

1.一种半导体开关装置，其特征在于，包括位于半导体衬底上的场效应晶体管，
其中所述场效应晶体管包括多个栅极，每个栅极包括在所述衬底的主表面上布置成环路的栅极电极和栅极电介质，其中由所述栅极形成的所述环路被同轴地布置，以及
其中每个栅极具有相邻于由该栅极形成的所述环路的内边缘或外边缘定位的源极区和相邻于由该栅极形成的所述环路的所述内边缘和所述外边缘中的另一边缘定位的漏极区，
进一步包括布置成环路的至少一个隔离区，其中由每个隔离区形成的所述环路位于所述栅极中的一个的内边缘与所述栅极中的另一个的外边缘之间。
2.根据权利要求1所述的半导体开关装置，其特征在于，所述源极区中的至少一些位于所述隔离区中的一个与由所述栅极中的一个形成的所述环路的内边缘或外边缘之间，并且其中所述漏极区中的至少一些位于所述隔离区中的一个与由所述栅极中的一个形成的所述环路的内边缘或外边缘之间。
3.根据在前的任一项权利要求所述的半导体开关装置，其特征在于，所述多个栅极包括最外栅极、最内栅极和至少一个中间栅极，其中由所述至少一个中间栅极形成的所述环路位于由所述最外栅极形成的所述环路内部，并且其中由所述最内栅极形成的所述环路位于由所述至少一个中间栅极形成的所述环路内部。
4.根据权利要求1或2所述的半导体开关装置，其特征在于，每个栅极包括沿着所述同轴布置环路的共同径向方向延伸的至少一个接触区域，其中所述装置进一步包括栅极接触的线性阵列，并且其中每个栅极接触位于所述接触区域中的一个上。
5.根据权利要求4所述的半导体开关装置，其特征在于，每个栅极包括位于由该栅极形成的所述环路的相对侧上的两个所述接触区域。
6.根据权利要求1或2所述的半导体开关装置，其特征在于，进一步包括位于所述场效应晶体管上方的金属化堆叠，其中所述金属化堆叠包括用于连接到所述场效应晶体管的所述栅极、源极和漏极的连接部件。
7.根据从属于权利要求6所述的半导体开关装置，其特征在于，所述金属化堆叠包括：
至少一个源极连接部件，其将位于所述隔离区中的一个的任一侧上的源极区连接在一起，和/或
至少一个漏极连接部件，其将位于所述隔离区中的一个的任一侧上的漏极区连接在一起。
8.根据权利要求7所述的半导体开关装置，其特征在于，每个源极连接部件和每个漏极连接部件位于所述金属化堆叠的第一金属层中，并且其中所述金属化堆叠包括位于所述金属化堆叠的第二金属层中的另外的源极和漏极连接部件，以将所述第一金属层中的所述源极连接部件和所述漏极连接部件互连。
9.一种制造半导体开关装置的方法，其特征在于，所述方法包括：
提供具有主表面的半导体衬底；以及
通过以下操作在半导体衬底上形成场效应晶体管：
形成环路的至少一个隔离区；
沉积和图案化所述衬底上的栅极电介质材料和栅极电极材料以形成多个栅极，每个栅极包括在所述衬底的主表面上布置成环路的栅极电极和栅极电介质，其中由所述栅极形成的所述环路被同轴地布置，以及
对于每个栅极，形成相邻于由该栅极形成的所述环路的内边缘或外边缘定位的源极区和相邻于由该栅极形成的所述环路的所述内边缘和所述外边缘中的另一边缘定位的漏极区，其中由每个隔离区形成的所述环路位于所述栅极中的一个的内边缘与所述栅极中的另一个的外边缘之间。
CN201710477822.2A 2016-06-24 2017-06-21 半导体开关装置 Active CN107546225B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP16290115.1 2016-06-24
EP16290115.1A EP3261120B1 (en) 2016-06-24 2016-06-24 Semiconductor switch device

Publications (2)

Publication Number Publication Date
CN107546225A CN107546225A (zh) 2018-01-05
CN107546225B true CN107546225B (zh) 2023-07-28

Family

ID=56497686

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710477822.2A Active CN107546225B (zh) 2016-06-24 2017-06-21 半导体开关装置

Country Status (3)

Country Link
US (1) US10217735B2 (zh)
EP (1) EP3261120B1 (zh)
CN (1) CN107546225B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11557673B2 (en) * 2020-12-29 2023-01-17 Texas Instruments Incorporated Hybrid semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5040035A (en) * 1989-12-22 1991-08-13 At&T Bell Laboratories MOS devices having improved threshold match
TW377493B (en) * 1996-12-27 1999-12-21 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device
JP3246442B2 (ja) * 1998-05-27 2002-01-15 日本電気株式会社 半導体装置の製造方法
JP4476939B2 (ja) * 2006-01-12 2010-06-09 株式会社東芝 半導体装置
US8390078B2 (en) * 2010-06-10 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Quadrangle MOS transistors
CN102339868B (zh) * 2011-09-01 2013-08-14 西安电子科技大学 带反型隔离层结构的金属半导体场效应晶体管及制作方法
EP3062349B1 (en) 2015-02-25 2019-10-09 Nxp B.V. Semiconductor device comprising a switch

Also Published As

Publication number Publication date
US20170373054A1 (en) 2017-12-28
EP3261120A1 (en) 2017-12-27
CN107546225A (zh) 2018-01-05
US10217735B2 (en) 2019-02-26
EP3261120B1 (en) 2019-05-01

Similar Documents

Publication Publication Date Title
US11810861B2 (en) Field-effect transistor, method of manufacturing the same, and radio-frequency device
US9478507B2 (en) Integrated circuit assembly with faraday cage
US7186592B2 (en) High performance, integrated, MOS-type semiconductor device and related manufacturing process
US8878283B2 (en) Quasi-vertical gated NPN-PNP ESD protection device
US20150228714A1 (en) Isolation methods for leakage, loss and non-linearity mitigation in radio-frequency integrated circuits on high-resistivity silicon-on-insulator substrates
KR20090036831A (ko) 멀티 핑거 트랜지스터 및 그 제조 방법
US9000561B2 (en) Patterned ground shield structures and semiconductor devices
US11855012B2 (en) Devices and methods for enhancing insertion loss performance of an antenna switch
TWI540699B (zh) 半導體設備之先進法拉第屏蔽
EP3245670A1 (en) Integrated circuit assembly with faraday cage
CN107546225B (zh) 半导体开关装置
US9721844B2 (en) Semiconductor device comprising a switch
CN108376679B (zh) 大功率rf晶体管的嵌入式谐波端子
CN109638010A (zh) 射频切换装置以及其制作方法
CN108346690B (zh) 包括开关的半导体装置
US9793345B1 (en) Semiconductor device
CN107026164B (zh) 使用布局最佳化的开关改良
WO2005067043A1 (en) Monolithically integrated circuit for radio frequency applications

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant