CN107462876B - 一种雷达回波信号模拟器 - Google Patents

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Abstract

本发明提供一种雷达回波信号模拟器，包括：变频模块，用于将射频模拟信号下变频得到中频模拟信号；数据采集模块，用于基于主控模块的指令对中频模拟信号进行采样，得到中频数字信号；主控模块，用于利用数据采集处理程序对中频数字信号进行数字下变频获取基带信号，还用于利用数据回放程序基于基带信号，生成基带回波信号；数据回放模块，用于对基带回波信号进行数字上变频，获取中频回波信号；变频模块，还用于接收数据回放模块发送的中频模拟回波信号并进行上变频，得到射频模拟回波信号并发送给雷达。本发明实现了雷达回波信号的模拟，为雷达的室内测试提供了条件，减少了人力、物力和财力消耗，且避免了天气状况的影响。

Description

一种雷达回波信号模拟器
技术领域
本发明涉及雷达测试技术领域，更具体地，涉及一种雷达回波信号模拟器。
背景技术
雷达是一种通过电磁波发现目标并测定其空间位置的电子设备。具体地，雷达发射电磁波对目标进行照射并接收来自目标的回波，由此获得目标至电磁波发射点的距离、距离变化率(径向速度)、方位、高度等信息。
在雷达系统的研制和调试过程中，通常需要对雷达的性能和指标进行测试。但是由于采用外场测试，将耗费大量人力、物力和财力，且易受天气状况影响，延长雷达系统研制周期。
发明内容
本发明提供一种雷达回波信号模拟器，以克服现有技术中采用外场测试，耗费人力、物力和财力过大，且易受天气状况影响的问题。
根据本发明的第一方面，提供一种雷达回波信号模拟器，包括：变频模块、数据采集模块、主控模块和数据回放模块；所述变频模块，用于将雷达的射频模拟信号进行下变频处理，得到中频模拟信号并发送给所述数据采集模块，还用于接收所述数据回放模块发送的中频模拟回波信号并进行上变频处理，得到射频模拟回波信号并发送给所述雷达；所述数据采集模块，用于基于所述主控模块的指令对中频模拟信号进行采样，得到中频数字信号并发送给所述主控模块；所述主控模块，用于利用数据采集处理程序对所述中频数字信号进行数字下变频获取基带信号，还用于利用数据回放程序基于所述基带信号，生成基带回波信号并发送给所述数据回放模块；所述数据回放模块，用于对所述基带回波信号进行数字上变频，获取中频回波信号并发送给所述变频模块。
结合本发明第一方面第二种可能实现方式，在第二种可能实现方式中，所述下变频处理包括：对经过带通滤波的射频模拟信号依次进行衰减、射频放大和混频处理，得到第一中频信号；对所述第一中频信号依次进行带通滤波、射频放大和混频得到第二中频信号；对所述第二中频信号依次进行带通滤波、两次中频放大和带通滤波得到中频模拟信号；所述上变频处理包括：对经过带通滤波的射频模拟信号依次进行衰减、中频放大和混频处理，得到第一中频信号；对所述第一中频信号依次进行带通滤波、射频放大和混频得到第二中频信号；对所述第二中频信号依次进行带通滤波、两次射频放大和带通滤波得到中频模拟信号。
结合本发明第一方面第一种可能实现方式，在第三种可能实现方式中，所述数据采集模块包括：模数转换单元、第一现场可编程门阵列和复杂可编程逻辑器件；所述模数转换单元，与所述现场可编程门阵列连接，用于对所述中频模拟信号进行中频采样，得到中频数字信号并发送给所述第一现场可编程门阵列；所述第一现场可编程门阵列，还与所述复杂可编程逻辑器件连接，用于通过所述复杂可编程逻辑器件接收所述主控模块内的数据采集处理程序发送的采集模式参数，并根据所述采集模式参数，采集所述中频数字信号，并分发给所述复杂可编程逻辑器件；所述复杂可编程逻辑器件还与所述主控模块连接，用于接收所述主控模块内的数据采集处理程序发送的采集指令，并根据所述采集指令将所述中频数字信号发送给所述主控模块。
结合本发明第一方面第一种可能实现方式，在第四种可能实现方式中，所述利用数据采集处理程序对所述中频数字信号进行数字下变频获取基带信号包括：所述主控模块在数据采集处理程序中利用数字振荡器产生正、余弦波，利用数字混频器，将所述中频数字信号分别与所述正弦波和所述余弦波相乘，得到两路信号，利用抽取滤波器，用于对所述两路信号分别进行采样，得到两个基带信号。
结合本发明第一方面第一或四种可能实现方式，在第五种可能实现方式中，所述利用数据回放程序基于所述基带信号，生成基带回波信号具体包括：利用数据回放程序对所述基带信号进行时间延迟和多普勒频移，得到基带回波信号。
结合本发明第一方面第一种可能实现方式，在第六种可能实现方式中，所述数据回放模块，包括数字信号处理模块、第二现场可编程门阵列和数字式频率合成器；所述数字信号处理模块，分别与所述主控模块和所述第二现场可编程门阵列连接，用于将所述基带回波信号发送给所述第二现场可编程门阵列；所述第二现场可编程门阵列，还与所述数字式频率合成器连接，用于对所述基带回波信号进行第一内插滤波并将第一内插滤波后的所述基带回波信号发送给所述数字式频率合成器；所述数字式频率合成器，用于对所述第一内插滤波后的所述基带回波信号进行第二内插滤波和正交调制，获取中频回波信号。
结合本发明第一方面第一种可能实现方式，在第七种可能实现方式中，所述第一内插滤波具体为采用三次样条插值对所述基带回波信号进行处理。
结合本发明第一方面第一种可能实现方式，在第八种可能实现方式中，所述第二内插滤波具体为依次采用固定的4倍内插滤波器和级联积分梳状滤波器对所述第一内插滤波后的所述基带回波信号进行处理。
结合本发明第一方面第一种可能实现方式，在第九种可能实现方式中，所述数据采集模块通过PCI桥与所述主控模块连接。
结合本发明第一方面第一种可能实现方式，在第十种可能实现方式中，所述数据回放模块通过PCI总线与所述主控模块连接。
本发明提出的雷达回波信号模拟器，通过变频模块，将雷达的射频模拟信号进行下变频处理，得到中频模拟信号并发送给所述数据采集模块，数据采集模块，对中频模拟信号进行采样，得到中频数字信号并发送给所述主控模块，通过主控模块，利用数据采集处理程序对所述中频数字信号进行数字下变频获取基带信号，利用数据回放程序基于所述基带信号，生成基带回波信号并发送给所述数据回放模块，通过所述数据回放模块，对所述基带回波信号进行数字上变频，获取中频回波信号并发送给所述变频模块，所述变频模块，还用于接收所述数据回放模块发送的中频模拟回波信号并进行上变频处理，得到射频模拟回波信号并发送给所述雷达，实现了雷达回波信号的模拟，为雷达的室内测试提供了条件，减少了人力、物力和财力消耗，且避免了天气状况的影响。
附图说明
图1为根据本发明实施例的雷达回波信号模拟器装置示意图；
图2为根据本发明实施例的S频段变频模块结构示意图；
图3为根据本发明实施例的X频段变频模块结构示意图；
图4为根据本发明实施例的数据采集模块硬件结构示意图；
图5为根据本发明实施例的数据回放模块硬件结构示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
如图1所示，根据本发明的第一方面，提供一种雷达回波信号模拟器，包括：变频模块、数据采集模块、主控模块和数据回放模块；所述变频模块，用于将雷达的射频模拟信号进行下变频处理，得到中频模拟信号并发送给所述数据采集模块，还用于接收所述数据回放模块发送的中频模拟回波信号并进行上变频处理，得到射频模拟回波信号并发送给所述雷达；所述数据采集模块，用于基于所述主控模块的指令对中频模拟信号进行采样，得到中频数字信号并发送给所述主控模块；所述主控模块，用于利用数据采集处理程序对所述中频数字信号进行数字下变频获取基带信号，还用于利用数据回放程序基于所述基带信号，生成基带回波信号并发送给所述数据回放模块；所述数据回放模块，用于对所述基带回波信号进行数字上变频，获取中频回波信号并发送给所述变频模块。
本发明提出的雷达回波信号模拟器，通过变频模块，将雷达的射频模拟信号进行下变频处理，得到中频模拟信号并发送给所述数据采集模块，数据采集模块，对中频模拟信号进行采样，得到中频数字信号并发送给所述主控模块，通过主控模块，利用数据采集处理程序对所述中频数字信号进行数字下变频获取基带信号，利用数据回放程序基于所述基带信号，生成基带回波信号并发送给所述数据回放模块，通过所述数据回放模块，对所述基带回波信号进行数字上变频，获取中频回波信号并发送给所述变频模块，所述变频模块，还用于接收所述数据回放模块发送的中频模拟回波信号并进行上变频处理，得到射频模拟回波信号并发送给所述雷达，实现了雷达回波信号的模拟，为雷达的室内测试提供了条件，减少了人力、物力和财力消耗，且避免了天气状况的影响。
作为一种可选实施例，所述下变频处理包括：对经过带通滤波的射频模拟信号依次进行衰减、射频放大和混频处理，得到第一中频信号；对所述第一中频信号依次进行带通滤波、射频放大和混频得到第二中频信号；对所述第二中频信号依次进行带通滤波、两次中频放大和带通滤波得到中频模拟信号；所述上变频处理包括：对经过带通滤波的射频模拟信号依次进行衰减、中频放大和混频处理，得到第一中频信号；对所述第一中频信号依次进行带通滤波、射频放大和混频得到第二中频信号；对所述第二中频信号依次进行带通滤波、两次射频放大和带通滤波得到中频模拟信号。
作为一种可选实施例，所述数据采集模块包括：模数转换单元、第一现场可编程门阵列和复杂可编程逻辑器件；所述模数转换单元，与所述现场可编程门阵列连接，用于对所述中频模拟信号进行中频采样，得到中频数字信号并发送给所述第一现场可编程门阵列；所述第一现场可编程门阵列，还与所述复杂可编程逻辑器件连接，用于通过所述复杂可编程逻辑器件接收所述主控模块内的数据采集处理程序发送的采集模式参数，并根据所述采集模式参数，采集所述中频数字信号，并分发给所述复杂可编程逻辑器件；所述复杂可编程逻辑器件还与所述主控模块连接，用于接收所述主控模块内的数据采集处理程序发送的采集指令，并根据所述采集指令将所述中频数字信号发送给所述主控模块。
作为一种可选实施例，所述利用数据采集处理程序对所述中频数字信号进行数字下变频获取基带信号包括：所述主控模块在数据采集处理程序中利用数字振荡器产生正、余弦波，利用数字混频器，将所述中频数字信号分别与所述正弦波和所述余弦波相乘，得到两路信号，利用抽取滤波器，用于对所述两路信号分别进行采样，得到两个基带信号。
作为一种可选实施例，所述利用数据回放程序基于所述基带信号，生成基带回波信号具体包括：利用数据回放程序对所述基带信号进行时间延迟和多普勒频移，得到基带回波信号。
作为一种可选实施例，所述数据回放模块，包括数字信号处理模块、第二现场可编程门阵列和数字式频率合成器；所述数字信号处理模块，分别与所述主控模块和所述第二现场可编程门阵列连接，用于将所述基带回波信号发送给所述第二现场可编程门阵列；所述第二现场可编程门阵列，还与所述数字式频率合成器连接，用于对所述基带回波信号进行第一内插滤波并将第一内插滤波后的所述基带回波信号发送给所述数字式频率合成器；所述数字式频率合成器，用于对所述第一内插滤波后的所述基带回波信号进行第二内插滤波和正交调制，获取中频回波信号。
作为一种可选实施例，所述第一内插滤波具体为采用三次样条插值对所述基带回波信号进行处理。
作为一种可选实施例，所述第二内插滤波具体为依次采用固定的4倍内插滤波器和级联积分梳状滤波器对所述第一内插滤波后的所述基带回波信号进行处理。
作为一种可选实施例，所述数据采集模块通过PCI桥与所述主控模块连接。
作为一种可选实施例，所述数据回放模块通过PCI总线与所述主控模块连接。
基于上述图1对应实施例提供的模拟器，本发明实施例提供了一种半实物雷达回波信号模拟器。该模拟器包括：变频模块、数据采集模块、主控模块和数据回放模块；
所述变频模块分别与所述数据采集模块和所述数据回放模块连接，用于将雷达的射频模拟信号进行下变频处理，得到中频模拟信号并发送给所述数据采集模块，还用于接收所述数据回放模块发送的中频模拟回波信号并进行上变频处理，得到射频模拟回波信号并发送给所述雷达；
所述数据采集模块，用于基于所述主控模块的指令对中频模拟信号进行采样，得到中频数字信号并发送给所述主控模块；
所述主控模块，用于利用数据采集处理程序对所述中频数字信号进行数字下变频获取基带信号，还用于利用数据回放程序基于所述基带信号，生成基带回波信号并发送给所述数据回放模块；
所述数据回放模块，用于对所述基带回波信号进行数字上变频，获取中频回波信号并发送给所述变频模块。
在本实施例中，变频模块主要用于将半实物雷达发射的射频模拟信号的下变频为中频模拟信号并发送给数据采集模块，还用于将来自数据回放模块的中频模拟信号的上变频为射频模拟信号并发送给半实物雷达。针对不同频段的射频模拟信号，变频模块的配置也有所不同。在本实施例中，具体地，半实物雷达主要工作于S频段和X频段。
S频段变频模块结构示意图如图2所示。下变频时，半实物雷达发射的射频模拟信号经天线被接收后，通过带通滤波模块对信号的选择，进入高精度程控衰减器模块，若信号较大则被衰减，若信号较小则不衰减，接着进入射频放大模块进行低噪声放大，再进入高IP3混频模块进行混频，得到第一中频信号，第一中频信号依次经过高抑制带通滤波模块、射频放大模块和高IP3混频模块，得到第二中频信号，第二中频信号再依次经过带通滤波模块、中频放大模块、中频放大模块和带通滤波模块后成为目标中频信号输出给主控模块。
上变频时，来自数据回放模块的中频信号经天线被接收后，通过带通滤波模块对信号的选择，进入高精度程控衰减器模块，若信号较大则被衰减，若信号较小则不衰减，接着进入中频放大模块进行中频放大，再进入高IP3混频模块进行混频，得到第三中频信号，第三中频信号依次经过高抑制带通滤波模块、射频放大模块和高IP3混频模块，得到第四中频信号，第四中频信号再依次经过带通滤波模块、射频放大模块、射频放大模块和带通滤波模块后成为射频回波信号输出给半实物雷达。
此外，变频模块中采用二次变频，两个本振频率源，一个是变频1Hz的频率源，频率较低，频带较窄，采用DDS合成技术；另一个变频5MHz的频率源，频率较高，频带较宽，采用锁相环合成技术。两个频率源均输出频率完全相同的两路，一路供上变频使用，一路供下变频使用。对于任一频率源，通过上、下变频组件选择控制开关进行选择实现同一时间只有一路输出。
变频模块的电源为单独一个模块，通过AC-DC转换，将交流输入转换为内部电路所需的直流电压。
变频模块的控制方式采用串口通信方式，主要控制射频频率、衰减量、上/下变频。通过CPU处理，将终端输入的信息进行转换，控制内部两个频率源的输出频率、上变频或下变频衰减器的衰减量、上变频工作还是下变频工作。
变频模块中的变频组件具体为模块化设计，分为几个功能模块(电源模块、频率源模块、上变频一次变频模块、上变频二次变频模块、上变频放大模块、下变频一次变频模块、下变频二次变频模块等)，每个功能模块设计一个腔体，功能模块之间用射频连接线相接；低频部分与射频完全分开，射频部分相互之间进行隔离及屏蔽，保证变频组件具有良好的电磁屏蔽效果和电磁兼容性。
X频段变频模块结构示意图如图3所示。X频段变频模块的上变频过程、下变频过程、频率源和电源的设置均与S频段变频模块类似，在此不再复述。
在本实施例中，所述数据采集模块包括：模数转换单元、第一现场可编程门阵列(Field－Programmable Gate Array,FPGA)和复杂可编程逻辑器件(ComplexProgrammable Logic Device,CPLD)。
数据采集模块的数据采集过程通过主控模块内的数据采集处理程序控制完成。具体地，主控模块内的数据采集处理程序通过数据采集模块对应的驱动程序，经CPLD向FPGA发送采集模式参数，FPGA根据所述采集模式参数，采集所述中频数字信号，并分发给CPLD。CPLD接收所述主控模块内的数据采集处理程序发送的采集指令，并根据所述采集指令将所述中频数字信号发送给所述主控模块。
数据采集模块对应的驱动程序的包装方式包含但不限于采用动态连接库(DLL)。在本实施例中，采用DLL对数据采集模块对应的驱动程序进行包装。DLL是可执行文件的一种，是可被共享的函数库，能为可执行程序提供可用的函数。由于DLL与其调用者的进程共享同一个地址空间，所以DLL可以使用函数指针调用其调用者进程中的函数。这个机制在支持用户模式的自定义中断响应函数时非常有用。其中，由于VB对计算机底层的编程能力比VC++弱，比如对计算机I/O的读写语句和函数的编写，因此，在本实施例中，采用VC++编制动态连接库，库中包括对I/O端口读写的函数。关于DLL函数的调用，可以根据实际情况进行选择。例如，VB调用DLL函数或VC调用DLL函数。
在本实施例中，优选地，数据采集模块的硬件结构示意图如图4所示。其具体工作过程如下：
首先，对来自变频模块的中频模拟信号进行电阻分压。中频模拟信号幅度范围较大，不满足数据采集卡的硬件指标，因此，采用电阻分压网络对中频模拟信号进行分压。
接着，对中频模拟信号进行模数转换。在本实施例中，优选地，模数转换模块采用ADI公司生产的ADC芯片AD6645。
AD6645是一种单片式的高速、高性能的14位模/数转换器，内含采样保持电路和基准源。AD6645提供兼容3.3V CMOS电平输出；采样速率最高可达105Msps。信噪比典型值为74dB，无杂散动态范围SFDR为100dB；功耗为1.3W，输入模拟带宽可达250MHz，数字采样输出为2的补码格式，并且有数据输出指示信号DRY。温度范围为-25℃～+85℃。封装形式为52-lead LQFP。
由于AD6645支持差分信号输入，因此，需根据电阻分压后的中频模拟信号，获取差分信号输入AD6645。在本实施例中，优选地，采用ADI公司生成的AD8138获取差分信号。即利用单位增益带宽达320MHz的AD8138作为AD6645的前端驱动。
此外，AD6645满足瞬时带宽为50MHz的中频信号采集，在工作时可根据实际情况，选择合适的采样时钟。由于时钟信号能否在准确的时间提供跳变沿会直接影响模数转换模块的动态性能，即采样后波形的信噪比会受到数据转换过程的影响，因此，在本实施例中，采样时钟电路中选用了高稳定度的晶振。该晶振不仅作为系统的全局时钟，而且经过锁相环(PLL)倍频后，可以输出任意预期的时钟频率。经过数字模拟隔离后，即可送到AD6645，作为信号采集的时钟。在本实施例中，优选地，数字隔离芯片采用TI公司生产的ISO721M。ISO721M是一款高速的，其峰值隔离电压为4000V，信号传输速率可达150Mbps，完全适于AD6645的时钟信号隔离需求。又由于差分信号具有更加理想的抗干扰能力，且AD6645支持差分时钟输入，因此，在本实施例中，采用需将单端时钟信号进行差分变换。在本实施例中，优选地，采用安森美公司生产的MC10EPT20对单端时钟信号进行差分变换。MC10EPT20是3.3V的TTL/CMOS电平到PECL电平变换芯片，可支持高达1GHz信号的传输。
在模数转换之后，本实施例优选地，采用74LCX574锁存器来锁存AD6645的输出信号，并且隔离AD6645对后续电路的影响。
接着，FPGA根据主控模块通过PCI总线发送来的采集参数，来完成对模数转换后的中频信号的波门控制，并将接收的数据分发至CPLD。FPGA将采集的数据配置为16bit，高14位是A/D转换结果，次低位置0，最低位为溢出标志，并将每次触发后采集的数据添加24个16bit的头信息，然后交替送入FIFO A和FIFOB。其中，采集参数包括采样率设置、数据来源、触发方式、触发抽取方式、采样波门参数、数据存储方式以及采集起始命令等。
在本实施例中，优选地，采用Altera公司的Cyclone系列FPGA芯片EP1C3。EP1C3采用TQ144封装，容量约为8万门，最大用户可用I/O为104，56K的Block RAM。EP1C3的配置芯片为Altera公司的专用配置PROM芯片EPCS1S，可加电自动配置。
在FPGA开发过程中，下载配置设计是必不可少的关键环节，也是最容易出现问题的设计环节。确定下载配置模式和设计下载配置电路是FPGA下载配置设计的两个关键部分。
Cyclone共有三种配置模式。第一种为主串模式，即由FPGA向外送出时钟，配置电路依靠该时钟将数据移出至FPGA的DIN脚；第二种为从串模式，FPGA作为从器件由外设给出时钟和数据信号，由外设将数据以串行方式写入FPGA；第三种为边界扫描方式，即JTAG方式。
在产品调试期间一般是通过下载电缆来配置的，此时主要使用JTAG模式；而在产品投产或交付普通用户使用时，此时通过电缆下载有诸多不便，需要利用配置电路来配置，最简单的方法是利用与之配套的串行配置PROM，即AS配置模式。
接着，CPLD通过内设的PCI接口芯片与主控模块通信，将FPGA分发的数据发送给主控模块。在本实施例中，优选地，PCI接口芯片采用AMCC公司生产的S5933。AMCC公司生产的符合PCI规范2.1版本，且提供三种物理接口：PCI总线接口、外接总线接口(Add-Oninterface)和外接配置存储器(非易失存储器nvRAM)接口，其中，PCI总线接口与PCI总线相连，配置存储器接口与非易失存储器连接(在系统初始化时用来对S5933进行配置)，外接总线接口(Add-On interface)与用户设备的数据接口连接。在本实施例中，采用外接总线接口(Add-On interface)与FPGA连接。
S5933内的寄存器分为两大组，PCI配置寄存器组和操作寄存器组。对于PCI配置寄存器组，在上电时，可以由S5933从nvRAM的地址偏移40h～7fh(byte)载入，而在没有外接nvRAM或者外接nvRAM的地址00h中数据为FFh时，S5933给配置寄存器写入默认值。操作寄存器组用于S5933同ADD-ON接口的操作配置和数据传送，如中断控制、状态查询、数据读写等。在操作寄存器中，从PCI总线访问的操作寄存器组，称为PCI操作寄存器组(PCI BUSOPERATION REGISTERS)，地址为PCI操作寄存器基址(BASE ADDRESS0)加各寄存器偏移地址；而从ADD-ON接口访问的操作寄存器组，称为ADD-ON总线操作寄存器组(ADD-ON BUSOPERATION REGISTERS)，访问的寄存器由ADD-ON接口上的信号线ADDR[6:2]选择。
S5933配置PCI总线从设备，并且S5933只接一个FPGA，使用通信方式FIFO、Mailbox和Pass-Thru。其中，MODE信号接低电平表示S5933Add-On接口数据宽度为32bits，SNV接高电平表示S5933外接串行配置芯片，SELECT#信号接低电平表示S5933永远被FPGA选中,PTBE[3:0]#没有连接到FPGA表示默认Pass-Thru数据宽度32bits。
由于S5933只有一条数据总线DQ[31:0]被FIFO、Mailbox和Pass-Thru共用，FPGA必须保证某一时刻只有一个通信方式处于激活状态，对于FIFO、Mailbox接口，FPGA是主控方，S5933是从方，而Pass-Thru接口S5933是主控方，FPGA为从方。对于FIFO、Mailbox接口，FPGA很容易使它们不冲突。在FPGA访问FIFO期间，若S5933通过Pass-Thru访问FPGA时，FPGA应暂停FIFO的访问，高阻数据总线DQ[31:0]，响应Pass-Thru，等Pass-Thru通信完成以后，再接着访问FIFO接口。在FPGA访问Mailbox期间，若S5933通过Pass-Thru访问FPGA时，由于Mailbox通信周期比较短(约2个PCI时钟周期)，FPGA可以暂不响应Pass-Thru，等Mailbox通信完成以后，FPGA再响应Pass-Thru。
PCI配置信息必须事先写到外接配置芯片nvRAM或EEPROM的40h～7fh(byte)，以便在上电时，由S5933加载到PCI配置寄存器，如果不外接配置芯片或者外接配置芯片地址00h中数据为FFh，S5933加载默认信息到PCI配置寄存器，将无法实现FIFO和Pass-Thru工作方式。PCI配置寄存器在计算机枚举PCI总线时由计算机访问，PCI协议中有专用的命令访问PCI配置寄存器。
S5933具有Pass-Thru、Mailbox、FIFO三种工作方式。一般情况下，Pass-Thru和Mailbox用于计算机和S5933的后端逻辑(如FPGA)之间的参数或命令传送，FIFO用于高速批量数据传送。只有S5933为PCI从设备(PCI target)时，Pass-Thru才能使用，也就是说，PC主机永远是Pass-Thru通信的发起方。要使用Pass-Thru通信，必须给S5933外接nvRAM配置芯片，以便给Pass-Thru在PC主机上分配空间，S5933配置空间中BASE ADDRESS REGISTER#1～5分别对应4个Pass-Thru通道基地址。S5933可以实现四条Pass-Thru通道，可以实现单周期和突发(burst)数据传送。
S5933中有两个独立的FIFO(8×32bits)，PCI to Add-On FIFO和Add-On to PCIFIFO，S5933根据读写方向自动选择使用那个FIFO。要让FIFO访问工作在异步方式，需要把nvRAM 45h的bit6、bit5置1。异步FIFO访问时，把RDFIFO#(或WRFIFO#)置低电平选中FIFO，在RDFIFO#(或WRFIFO#)的上升沿FIFO指针加1，并且锁存数据、改变FIFO空满状态。异步FIFO访问对后端逻辑速度要求低，缺点是不能突发传输，传输速度低。
要让FIFO访问工作在同步方式，需要把nvRAM 45h的bit6、bit5置0。RDFIFO#(WRFIFO#)在FIFO访问期间一直保持有效低电平，在PCI时钟BPCLK的上升沿，FIFO指针加1、锁存数据、改变FIFO空满状态。
S5933有输入、输出Mailbox寄存器各四个，可以采用中断或查询方式访问。中断/状态寄存器(INTCSR)用以实现中断的使能配置、查询和清除，Mailbox状态寄存器(MBEF)用于查询Mailbox状态，通过控制/状态寄存器(MCSR)可以复位Mailbox的状态。
因为对某个确定的Mailbox寄存器就是一个普通的寄存器，所以在访问时序上不存在同步访问的问题，用异步访问时序即可，访问时序同其它寄存器一样。
在FPGA与PCI接口的通信中，假设此FPGA的Pass－Thru空间配置到基地址1，所以S5933输出PATAN#为Low，并且PTNUM[1:0]＝’00’b时，选择此FPGA的Pass－Thru接口。在FPGA内实现三个寄存器PassThr_addr、PassThr_data_out、PassThr_data_in，PassThr_addr用于存放从S5933读到的Pass－Thru的地址偏移，PassThr_data_in用于存放从S5933读到的Pass－Thru的数据，PassThr_data_out用于存放输出给S5933的Pass－Thru的数据。DQ_out[31:0]是FPGA输出到S5933数据总线DQ[31:0]上的数据，当DQ_out[31:0]＝“ZZZZZZZZ”h时，说明FPGA不驱动S5933的数据总线DQ[31:0],即数据方向为从S5933到FPGA；当DQ_out[31:0]＝PassThr_data_out时，说明FPGA驱动S5933的数据总线DQ[31:0],即数据方向为从FPGA到S5933。
假设S5933配置为从设备方式，S5933通过Pass－Thru给FPGA发送命令，并通过FIFO接口读取FPGA外接SDRAM上的数据。若PC要读FPGA上SDRAM内的数据，首先从操作系统申请一块内存，要足够本次DMA传输所需求，再设置S5933上的有关寄存器(见P39～P40)，然后通过S5933的Pass－Thru给FPGA发送命令启动DMA传输。对PC主机软件来说，并不一定必须了解所读写数据是从S5933上的寄存器，还是从Pass－Thru接口获取，它只是在访问系统的IO或内存空间而已。Add_On_busy为有效时(高有效)，表示S5933的Add-On接口正被Pass－Thru占用，逻辑为Add_On_busy＝！PTATN#,WRFULL是S5933输出的FIFO满信号。
在本实施例中，主控模块为具有数据处理能力和程序运行能力的电子设备，例如可以为计算机。基于对操作系统的安全性、稳定性以及系统对文件管理的要求，在本实施例中，采用Windows XP作为主控模块的操作系统。运行于主控模块上的数据采集处理程序，通过驱动程序向数据采集模块发送采集参数和接收采集的数据，对采集的数据进行数字下变频，得到基带信号并存入数据库，并对基带信号进行实时分析和事后分析。其中，实时分析主要以图形方式显示采集到的数据，显示FFT谱，并能以一定的分辨率显示PPI图像。事后分析主要是将数据转存为Matlab软件的数据格式，由Matlab软件对数据进行更进一步的分析。此外，位于主控模块上的数据采集处理程序，还可以对数据库中的数据进行查询和修改，查询条件可以为雷达型号、试验日期、环境参数等。运行于主控模块上的数据回放程序，对所述基带信号进行时间延迟和多普勒频移，得到基带回波信号并发送给数据回放模块。
数字下变频是将采样信号从较高频带搬移到较低频带，如果数据率较大，还要进行抽取，以降低采样速率。在本实施例中，数字下变频通过软件实现，主要包括数字振荡器、数字混频器和抽取滤波三部分，数字振荡器由直接频率合成器(DDS)实现，混频器由乘法器实现，滤波则由FIR数字滤波器实现。数字下变频后的基带数据以“*.bin”格式存储，二进制补码，位宽8位或16位，IQ数据交替存储。
此外，数据采集界面参数可通过应用程序进行设置。设置的内容包括采集模式设置，即触发采集或连续采集。在触发采集模式下所需设置的参数包括：起始距离、终止距离、波门内采样点数、采样周期数。在连续采集模式下所需设置的参数包括：采样频率、采样长度。
在本实施例中，所述数据回放模块具体用于将所基带回波信号进行数字上变频和数模转换处理，得到中频回波信号。所述数据回放模块，包括数字式频率合成器(DDS)、第二现场可编程门阵列和数字信号处理模块(DSP)。
数据回放模块的硬件功能实现是在数据回放程序和对应的驱动程序的控制下完成的。数据回放程序和对应的驱动程序均运行于主控模块上。其中，数据回放程序，用于将基带回波信号写入内存中然后送给驱动程序，还用于完成对DDS的配置；驱动程序用于将基带回波信号发送给数据回放模块，实现数据回放程序与数据回放模块之间高速、可靠的数据传输任务。
驱动程序采用DriverWorks设计，在VC++环境下结合Windows XPDDK进行开发和编译，编写为标准的WDM驱动程序。驱动程序用于将数据发送给数据回放模块，实现数据回放程序与数据回放模块之间高速、可靠的数据传输任务，还用于对系统中所需系统资源(如内存映射、中断申请、DMA内存)进行申请和管理。
具体地，驱动程序完成以下功能：向数据回放模块基址寄存器发送工作方式控制字、中断响应和DMA传输，并在操作系统内存空间中申请DMA传输所需的公共缓冲区(Buffer)，以便DSP启动突发传输与该Buffer直接进行数据传输。为了避免突发传输之间相互干扰，Buffer以乒乓方式进行操作，即每次中断以后数据回放模块与另半个Buffer进行突发传输，同时刚才传输的Buffer与数据回放程序之间进行数据交换。
数据回放程序主要包括：
初始化模块，用于负责参数的初始化、资源的申请、驱动程序初始化、控制寄存器初始化和相关线程的创建；
回放数据流的格式转换及传输模块，用于将基带回波信号格式转换为符合DDS输入规范要求的数据格式；还用于采用多线程及DMA技术实现主控模块与硬件之间的高速数据传输；
回放控制模块，用于控制FPGA中FIFO的写使能和控制寄存器的使能信号以启动或者停止数据回放；
DDS配置模块，用于根据用户输入配置控制寄存器以使控制寄存器工作在不同模式。
数据回放模块为了实现多种调制、不同波特率、电平可控、任意中频频率可调的要求，硬件平台设计采用一个通用、可编程的硬件架构，通过软件编程来实现多种功能，采用目前业内较先进芯片构成的系统硬件，满足未来高速信号的回放要求，具备良好的可扩展性。
具体地，数据回放模块的硬件结构示意图如图5所示。
DSP主要用于通过PCI接口与主控模块进行数据交换，基于中断管理从主机中获取基带回波信号，并将基带回波信号发送给FPGA，还用于对DDS进行配置控制。在本实施例中，优选地，DSP选用TI公司生产的TMSC6416T。其DSP内核主频高达1GHz，在外部接口方面，它具有64个EDMA通道，每个通道都对应一个专用同步触发事件，使得EDMA可以被外设来的中断、外部硬件中断、其它EDMA传输完成的中断等事件触发，开始进行数据的搬移。此外，在TMS320C6416中，增加了一个PCI接口，使得DSP很容易通过PCI接口无缝连接到一个具有PCI功能的外部主CPU上。
FPGA主要用于完成对基带回波信号的第一内插滤波，并通过FIFO发送给DDS，还用于为DDS提供信号以生成用于正交调制的数字载波信号，还用于时钟管理和逻辑控制。其中，第一内插滤波具体为采用三次样条插值对所述基带回波信号进行处理，通过加载至FPGA的程序实现。在本实施例中，优选地FPGA选用Xilinx公司Virtex-5LX系列的XC5VLX50。该芯片支持2级速度，最大为550Mb/s，工业级耐温(-40℃-85℃)，基本满足应用方案，是一个高性价比的解决方案。
DUC和D/A一起看作DDS，用于为经过第一内插滤波的基带回波信号进行第二内插滤波，还用于对经过第二内插波的基带回波信号进行正交调制，还用于对正交调制的基带回波信号进行数模转换。DDS工作时钟为由参考时钟倍频得到的系统时钟。DDS完成第二内插滤波功能的部分包括两个由Inverse CIC滤波器、半带滤波器和梳妆滤波器串联形成的第二内插滤波单元，分别用于对I和Q数据进行第二内插滤波。经过第二内插滤波的I和Q数据基于DDS提供的数字载波信号进行正交调制，然后通过数模转换得到中频回波信号。其中，两个半带滤波器级联形成固定的4倍内插滤波器，级联积分梳状滤波器的内插倍数为2-63，系统的总内插倍数为8-252。Inverse CIC滤波器用来补偿CIC滤波器的通带衰减，以保证奈奎斯特带宽内有平坦的幅度。
DUC和D/A部分采用AD公司的AD9957芯片，它集成了数字上变频和DAC，采样率为1GS/s，同时功耗比其他直接频率合成器减小50％以上，能产生中频为400MHz的调制信号，且无杂散动态范围高达80dB。它有三种工作模式：正交调制模式、内插DAC模式和单音模式。当它工作在正交调制模式时，IQ两路分时复用一个18bit的并行数据输入口，一个I数据跟着一个Q数据，不断重复。
在上述数据回放模块中，FPGA的输入参考时钟信号(80MHz)由晶振提供，该时钟信号经DCM处理后得到品质较好的全局时钟。另外，FPGA提供时钟信号作为AD9957的外部参考时钟fREFCLK输入，该时钟信号经AD9957内部PLL倍频N(8≤N≤128)倍后作为AD9957的系统时钟fSYSCLK。AD9957提供时钟信号fPDCLK作为数据时钟，AD9957在此时钟频率下从FPGA读入数据并交替送入IQ两路。fPDCLK的频率值可以通过配置AD9957内部CIC的插值倍数R来设定，当AD9957工作在正交调制模式时，它们之间的关系为：
Figure BDA0001364123400000201
由于真实采集的中频IQ数据的采样速率种类各异，为保证回放中频数据能够真实反映外场信号，在FPGA中对基带回波信号按照外场中频数据规格利用三次样条差值进行了差值重构。
三次样条差值定义：设函数f(x)是区间[a,b]的二次连续可微函数，在区间[a，b]上给出一个划分：Δ：a＝x0＜x1＜...＜xn-1＜xn＝b。如果内插函数s(x)满足：
1、s(xj)＝f(xj)(j＝0,1,2,...n)；
2、在每个小区间[xj-1,xj](j＝1,2,...,n)，上s(x)是不超过三次多项式；
3、在开区间(a,b)上，s(x)有连续的二阶导数，称s(x)为区间[a，b]对应划分Δ的三阶样条函数。
设三阶样条函数s(x)在每个子区间[xj-1,xj]上有表达式为：
s(x)＝sj(x)＝ajx3+bjx2+cjx+dj x∈(xj-1,xj),j＝1,2...n
其中：aj,bj,cj.dj为待定系数。
插值条件为：
1、s(xj)＝f(xj)(j＝0,1,2,...n)；
2、(n-1)内连续及光滑性条件：
Figure BDA0001364123400000202
对于待定系数：aj,bj,cj.dj，j＝1,2,...n,即共有4n个未知数，而插值条件为4n-2，还缺少两个，需要给定边界条件。通过分析样条函数的定义，及本系统所面临的差值重构问题，如果能保证在不同数据块之间的数据光滑连续，采用三阶样条函数进行差值可以满足系统要求。为保证相邻数据块之间重构数据的光滑性，本系统采用自然样条的边界条件即在重构函数的端点二阶导数定为固定常数既降低了运算量，也满足了内插重构的要求。
最后，本发明的方法仅为较佳的实施方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种雷达回波信号模拟器，其特征在于，包括：变频模块、数据采集模块、主控模块和数据回放模块；
所述变频模块，用于将雷达的射频模拟信号进行下变频处理，得到中频模拟信号并发送给所述数据采集模块，还用于接收所述数据回放模块发送的中频模拟回波信号并进行上变频处理，得到射频模拟回波信号并发送给所述雷达；
所述数据采集模块，用于基于所述主控模块的指令对中频模拟信号进行采样，得到中频数字信号并发送给所述主控模块；
所述主控模块，用于利用数据采集处理程序对所述中频数字信号进行数字下变频获取基带信号，并基于所述基带信号，生成基带回波信号并发送给所述数据回放模块；
所述数据回放模块，用于对所述基带回波信号进行数字上变频，获取中频回波信号并发送给所述变频模块；
其中，变频模块主要用于将半实物雷达发射的射频模拟信号的下变频为中频模拟信号并发送给数据采集模块，还用于将来自数据回放模块的中频模拟信号的上变频为射频模拟信号并发送给半实物雷达；针对不同频段的射频模拟信号，变频模块的配置不同；半实物雷达主要工作于S频段和X频段；
在S频段中，下变频时，半实物雷达发射的射频模拟信号经天线被接收后，通过带通滤波模块对信号的选择，进入高精度程控衰减器模块，若信号较大则被衰减，若信号较小则不衰减，接着进入射频放大模块进行低噪声放大，再进入高IP3混频模块进行混频，得到第一中频信号，第一中频信号依次经过高抑制带通滤波模块、射频放大模块和高IP3混频模块，得到第二中频信号，第二中频信号再依次经过带通滤波模块、中频放大模块、中频放大模块和带通滤波模块后成为目标中频信号输出给主控模块。
2.根据权利要求1所述的模拟器，其特征在于，
所述下变频处理包括：
对经过带通滤波的射频模拟信号依次进行衰减、射频放大和混频处理，得到第一中频信号；
对所述第一中频信号依次进行带通滤波、射频放大和混频得到第二中频信号；
对所述第二中频信号依次进行带通滤波、两次中频放大和带通滤波得到中频模拟信号；
所述上变频处理包括：
对经过带通滤波的射频模拟信号依次进行衰减、中频放大和混频处理，得到第一中频信号；
对所述第一中频信号依次进行带通滤波、射频放大和混频得到第二中频信号；
对所述第二中频信号依次进行带通滤波、两次射频放大和带通滤波得到中频模拟信号。
3.根据权利要求1所述的模拟器，其特征在于，所述数据采集模块包括：模数转换单元、第一现场可编程门阵列和复杂可编程逻辑器件；
所述模数转换单元，与所述现场可编程门阵列连接，用于对所述中频模拟信号进行中频采样，得到中频数字信号并发送给所述第一现场可编程门阵列；
所述第一现场可编程门阵列，还与所述复杂可编程逻辑器件连接，用于通过所述复杂可编程逻辑器件接收所述主控模块内的数据采集处理程序发送的采集模式参数，并根据所述采集模式参数，采集所述中频数字信号，并分发给所述复杂可编程逻辑器件；
所述复杂可编程逻辑器件还与所述主控模块连接，用于接收所述主控模块内的数据采集处理程序发送的采集指令，并根据所述采集指令将所述中频数字信号发送给所述主控模块。
4.根据权利要求1所述的模拟器，其特征在于，所述利用数据采集处理程序对所述中频数字信号进行数字下变频获取基带信号包括：
所述主控模块在数据采集处理程序中利用数字振荡器产生正、余弦波，利用数字混频器，将所述中频数字信号分别与所述正弦波和所述余弦波相乘，得到两路信号，利用抽取滤波器，用于对所述两路信号分别进行采样，得到两个基带信号。
5.根据权利要求1或4所述的模拟器，其特征在于，所述利用数据回放程序基于所述基带信号，生成基带回波信号具体包括：利用数据回放程序对所述基带信号进行时间延迟和多普勒频移，得到基带回波信号。
6.根据权利要求1所述的模拟器，其特征在于，所述数据回放模块包括：数字信号处理模块、第二现场可编程门阵列和数字式频率合成器；
所述数字信号处理模块，分别与所述主控模块和所述第二现场可编程门阵列连接，用于将所述基带回波信号发送给所述第二现场可编程门阵列；
所述第二现场可编程门阵列，还与所述数字式频率合成器连接，用于对所述基带回波信号进行第一内插滤波并将第一内插滤波后的所述基带回波信号发送给所述数字式频率合成器；
所述数字式频率合成器，用于对所述第一内插滤波后的所述基带回波信号进行第二内插滤波和正交调制，获取中频回波信号。
7.根据权利要求6所述的模拟器，其特征在于，所述第一内插滤波具体为采用三次样条插值对所述基带回波信号进行处理。
8.根据权利要求6所述的模拟器，其特征在于，所述第二内插滤波具体为依次采用固定的4倍内插滤波器和级联积分梳状滤波器对所述第一内插滤波后的所述基带回波信号进行处理。
9.根据权利要求1所述的模拟器，其特征在于，所述数据采集模块通过PCI桥与所述主控模块连接。
10.根据权利要求1所述的模拟器，其特征在于，所述数据回放模块通过PCI总线与所述主控模块连接。
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