CN114814841A - 用于sar雷达的可重构数字收发装置和电子设备 - Google Patents

用于sar雷达的可重构数字收发装置和电子设备 Download PDF

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Abstract

本公开提供了一种用于SAR雷达的可重构数字收发装置，应用于雷达信号技术领域，包括：可重构FPGA芯片、CLK芯片、DAC芯片和ADC芯片，可重构FPGA芯片加载静态逻辑区和两个动态可重配置区的程序，接收雷达系统的工作指令，确定装置的工作模式。在工作模式确定后，配置CLK芯片产生ADC芯片和DAC芯片的工作时钟，根据工作模式选择动态可重配置区，并将采集后的数据通过光纤接口传送至后续信号处理单元。本公开还提供了一种电子设备。

Description

用于SAR雷达的可重构数字收发装置和电子设备
技术领域
本公开涉及雷达信号技术领域，尤其涉及一种用于SAR雷达的可重构数字收发装置和电子设备。
背景技术
SAR是一种高分辨率微波成像雷达。高分辨率微波成像雷达提供了丰富的目标信息，不仅可以用于地形测绘和目标成像，也可以用于复杂监视环境中的目标检测。它可以不受气候条件限制全天候、全天时的工作，可以穿透天然植被、人工伪装，发现重要目标。在距离向SAR利用脉冲压缩技术，在方位向利用合成孔径技术，从而获得二维高分辨率雷达图像。SAR通过发射线性调频信号并进行脉冲压缩实现距离向高分辨率，由于雷达平台的运动，方位向也具有线性调频信号形式，经聚焦处理后获得方位向高分辨率，因此，线性调频信号是合成孔径雷达成像的基础。对于SAR雷达，如何产生和采集线性调频信号非常重要的。
SAR信号的产生和采集装置，在传统设计中，需要根据要实现的雷达工作参数设计，预先设计好装置的时钟频率、产生和采集调频信号的带宽和时宽等信息。同时还需要根据系统设计要求，确定是采用中频的方式还是基带的方式。因此，在线性调频信号的产生和采集实现过程中，具有以下缺点：
(一)传统设计中，SAR数字收发装置在雷达系统参数更改时，需要重新设计收发装置的电路和程序等操作，针对不同SAR系统，数字收发装置的适配性差；
(二)基于查找表方式产生线性调频信号，需要根据系统设计需求，预先计算、存储波形数据，如需更改不同模式宽带和时宽的调频信号，需要重新生成波形数据和更改程序等操作，实现过程复杂，灵活性差；
(三)信号产生装置，受限于系统和装置的电路设计，在生成线性调频波形过程中，很难同时兼容实现中频和基带信号的产生；
(四)信号采集装置，传统设计只能针对固定形式的线性调频信号带宽信号进行采集和数据处理，很难同时设计同时兼顾中频和基带的采集，如需更改采集方式，需要重新设计电路和更改程序；
(五)传统设计中，SAR系统提供给采集和信号产生装置的时钟频率是固定的，兼容性差，针对不同的SAR雷达系统需求，需要重新设计SAR系统时钟产生电路，更改后装置的电路和程序也需要修改。
发明内容
本公开的主要目的在于提供一种用于SAR雷达的可重构数字收发装置和电子设备，旨在解决上述至少一个技术问题。
为实现上述目的，本公开实施例提供第一方面一种用于SAR雷达的可重构数字收发装置，包括：
可重构FPGA芯片，包括静态逻辑区和至少两个动态可重配置区，所述静态逻辑区用于接收雷达系统发出的时钟配置指令和工作指令，并根据所述时钟配置指令生成ADC芯片的工作时钟配置参数和DAC芯片的工作时钟配置参数，以及，根据所述工作指令确定工作模式，所述工作模式包括信号生成模式和信号采集模式，当所述工作模式包括信号生成模式时，加载一动态可重配置区，所述一动态可重配置区用于根据所述工作模式生成数字调频波形信号，当所述工作模式包括信号采集模式时，加载另一动态可重配置区，所述另一所述动态可重配置区用于根据所述工作模式生成信号采集指令；
所述CLK芯片，用于根据所述时钟工作参数配置生成所述ADC芯片和DAC芯片的工作时钟
所述DAC芯片，用于在所述工作模式包括信号生成模式的情况下，基于所述DAC芯片的工作时钟和所述数字调频波形信号，生成第一模拟线性调频信号和第二模拟线性调频信号，并将所述第一模拟线性调频信号和所述第二模拟线性调频信号输出给所述雷达系统；
所述ADC芯片，用于在所述工作模式包括信号采集模式的情况下，基于所述信号采集指令接收所述雷达系统发送的第一模拟采集信号和第二模拟采集信号，并基于所述ADC芯片的工作时钟对所述第一模拟采集信号和所述第二模拟采集信号进行模数转换，得到第一数字采集信号和第二数字采集信号。
在本公开一实施例中，还包括：
低频接口，用于接收所述雷达系统的控制信号，将所述控制信号发送给所述可重构FPGA芯片，以及，发送所述可重构数字收发装置的遥测信息给所述雷达系统；
所述可重构FPGA芯片，还用于接收所述第一数字采集信号和所述第二数字采集信号，并将所述第一数字采集信号和所述第二数字采集信号按照预设格式打包，得到原始回波数据，将所述原始回波数据发送给所述雷达系统。
在本公开一实施例中，还包括：
高频接口，用于接收所述雷达系统发送的所述基准时钟，并将所述基准时钟发送给所述CLK芯片。
在本公开一实施例中，所述高频接口，还用于接收所述DAC芯片发送的所述第一模拟线性调频信号和所述第二模拟线性调频信号，并输出所述第一模拟线性调频信号和所述第二模拟线性调频信号。
在本公开一实施例中，所述高频接口，还用于接收所述雷达系统发送的所述第一模拟采集信号和所述第二模拟采集信号，并将所述第一模拟采集信号和所述第二模拟采集信号发送给所述ADC芯片。
在本公开一实施例中，还包括：
光纤接口，用于接收所述原始回波数据，将所述原始回波数据传输至所述雷达系统。
在本公开一实施例中，还包括：
电源模块，用于通过所述低频接口为所述可重构数字收发装置供电。
在本公开一实施例中，还包括：
Flash芯片，用于存储所述可重构FPGA芯片的运行程序。
在本公开一实施例中，所述信号采集指令包括中频信号采集指令或基带信号采集指令；
所述信号生成指令包括基带信号采集指令或中频信号生成指令。
为实现上述目的，本公开实施例提供第二方面一种电子设备，包括如权利上述第一方面所述的用于SAR雷达的可重构数字收发装置。
从上述本公开实施例可知，本公开提供的用于SAR雷达的可重构数字收发装置和电子设备可实现以下技术效果：
1)本公开采用动态可重构的方式，可以根据雷达系统的基准时钟，配置产生不同频率的ADC芯片和DAC芯片的工作时钟，动态重构信号产生和采集方式，可以兼容不同的雷达系统，具有很强的推广性；
2)本公开采用了实时计算的方式产生线性调频信号，所以波形参数只需要符合奈奎斯特采样定理，就可以产生任何带宽、时宽组合的线性调频信号；
3)本公开可以针对雷达系统不同回波形式，动态重构为中频或者基带采集，完成相应的数据格式打包和数据传输；
4)本公开开发环境统一，易于维护，方便工程管理；
5)本公开适用范围广，根据不同机载SAR雷达工作模式产生和采集不同模式线性调频信号。同时，可以针对不同的雷达系统，仅需更改本装置内部分模块、程序、接口和结构设计，可以加速研发周期。。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开一实施例提供的用于SAR雷达的可重构数字收发装置的结构示意图；
图2为本公开一实施例提供的用于SAR雷达的可重构数字收发装置的功能实现示意图；
图3为本公开一实施例提供的动态可重配置区1的示意图；
图4为本公开一实施例提供的动态可重配置区2的示意图。
具体实施方式
为使得本公开的公开目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
请参阅图1，图1是本公开一实施例提供的用于SAR雷达的可重构数字收发装置的结构示意图，该装置可内置于电子设备中，该装置主要包括：
可重构FPGA芯片1，包括静态逻辑区和至少两个动态可重配置区，静态逻辑区用于接收雷达系统发出的时钟配置指令和工作指令，并根据时钟配置指令生成ADC芯片4的工作时钟配置参数和DAC芯片3的工作时钟配置参数，以及，根据该工作指令确定工作模式，该工作模式包括信号生成模式和信号采集模式，当该工作模式包括信号生成模式时，加载一动态可重配置区，该一动态可重配置区用于根据该工作模式生成数字调频波形信号，当该工作模式包括信号采集模式时，加载另一动态可重配置区，该另一所述动态可重配置区用于根据该工作模式生成信号采集指令；
CLK芯片2，用于根据所述时钟工作参数配置生成ADC芯片4和DAC芯片3的工作时钟；
DAC芯片3，用于在该工作模式包括信号生成模式的情况下，基于该DAC芯片3的工作时钟和该数字调频波形信号，生成第一模拟线性调频信号和第二模拟线性调频信号，并将该第一模拟线性调频信号和该第二模拟线性调频信号输出给该雷达系统；
ADC芯片4，用于在该工作模式包括信号采集模式的情况下，基于该信号采集指令接收该雷达系统发送的第一模拟采集信号和第二模拟采集信号，并基于ADC芯片4的工作时钟对该第一模拟采集信号和该第二模拟采集信号进行模数转换，得到第一数字采集信号和第二数字采集信号。
本公开主要是基于可重构FPGA芯片1和可配置多路CLK芯片2实现。本装置采用了实时计算产生波形的方法，可产生不同时宽、带宽的基带线性调频信号，同时通过可重构FPGA芯片1的局部可重配置，装置可以重构产生不同时宽、带宽的中频线性调频信号，本装置针对不同带宽的基带调频信号，完成采集和数据处理，同时装置可以通过可重构FPGA芯片1的局部可重配置，完成对中频信号的采集和数据处理。
在实现本装置过程中，在可重构FPGA芯片1内部划分为静态逻辑和动态可重配置部分，静态逻辑部分不可重构，用于接收系统控制信号完成装置的控制功能，可重配置部分支持动态加载不同程序，实现不同功能。可配置的时钟芯片，接收雷达系统提供的基准时钟，可以通过不同参数配置，实现不同频率的时钟产生，为产生信号的DAC芯片3和采集信号的ADC芯片4提供所需的时钟信号。
SAR雷达的可重构数字收发装置主要工作流程如图2所示，装置开始工作后。可重构FPGA芯片1加载静态逻辑区和两个动态可重配置区的程序，接收雷达系统的工作指令，解析出工作参数，确定装置的工作模式。在工作模式确定后，配置CLK芯片2产生ADC芯片4和DAC芯片3的工作时钟，根据工作模式选择动态可重配置区1(一动态可重配置区)的信号生成程序或选择可重配置区2(另一动态可重配置区)的信号采集程序。并将采集后的数据通过光纤接口传送至后续信号处理单元。
如图3所示，动态可重构区域1内，预先存储两种波形产生的程序。通过实时计算产生中频或者基带线性调频信号。
其中，基带信号产生的公式如下式(1)所示
I＝A·cos(π·K·t2)
Q＝A·sin(π·K·t2) 式(1)
式中，A为信号量化幅度，K是信号的调频斜率K＝BW/TS，其中BW是信号的带宽，TS是信号的时宽。调频波形的实时计算程序可以通过Vivado的HLS综合工具实现，接收到系统的工作参数后，将信号的带宽BW，时宽TS和采样频率FS参数发送给信号实时计算模块，就可以根据式(1)完成波形的实时计算。t可以根据下面式(2)实现，其中t_in为基于DAC的时钟产生的累加数(t_in＝t_in+1，1≤t_in≤N)：
N＝Fs·Ts
Figure BDA0003635328270000071
中频线性调频信号的计算过程，同上述方式类似。信号的调频斜率K＝BW/TS，其中BW是信号的带宽，TS是信号的时宽，以及信号的中心频率F0，调频波形的实时计算程序可以通过Vivado的HLS综合T具实现。计算公式如下式(3)所示：
Chirp＝A·cos(π·K·t2+2·π·F0·t) 式(3)
其中t的计算同式(2)。
如图4所示，在动态重构区域2内，静态逻辑区的模式控制根据系统控制信号选择不同信号采集的程序进行加载。主要包括中频信号采集程序、基带信号采集程序。基带信号采集程序，由FIR多相滤波、数据抽取和数据打包。中频信号采集，主要由数字下变频、FIR多相滤波、数据抽取和数据打包模块组成。
本公开可以根据不同场景SAR雷达系统的要求，修改静态逻辑区内的控制程序，增加或修改动态可重配置区的程序。
在本公开一实施例中，用于SAR雷达的可重构数字收发装置还包括：
低频接口5，用于接收该雷达系统的控制信号，将该控制信号发送给可重构FPGA芯片1，以及，发送该可重构数字收发装置的遥测信息给该雷达系统；
可重构FPGA芯片1，还用于接收该第一数字采集信号和该第二数字采集信号，并将该第一数字采集信号和该第二数字采集信号按照预设格式打包，得到原始回波数据，将该原始回波数据发送给该雷达系统。
在本公开一实施例中，用于SAR雷达的可重构数字收发装置还包括：
高频接口6，用于接收该雷达系统发送的该基准时钟，并将该基准时钟发送给CLK芯片2；
高频接口6，还用于接收DAC芯片3发送的该第一模拟线性调频信号和该第二模拟线性调频信号，并输出该第一模拟线性调频信号和该第二模拟线性调频信号；
高频接口6，还用于接收该雷达系统发送的该第一模拟采集信号和该第二模拟采集信号，并将该第一模拟采集信号和该第二模拟采集信号发送给ADC芯片4。
在本公开一实施例中，用于SAR雷达的可重构数字收发装置还包括：
光纤接口7，用于接收该原始回波数据，将该原始回波数据传输至该雷达系统。
在本公开一实施例中，用于SAR雷达的可重构数字收发装置还包括：
电源模块8，用于通过低频接口5为该可重构数字收发装置供电。
在本公开一实施例中，用于SAR雷达的可重构数字收发装置还包括：
Flash芯片9，用于存储可重构FPGA芯片1的运行程序。
在本公开一实施例中，所述信号采集指令包括中频信号采集指令或基带信号采集指令；所述信号生成指令包括基带信号采集指令或中频信号生成指令。
在本公开还提供了一种电子设备，该电子设备包括如上述图1至图4所述的用于SAR雷达的可重构数字收发装置。
需要说明的是，在本公开各个实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。
所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本公开的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来。
需要说明的是，对于前述的各方法实施例，为了简便描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本公开并不受所描述的动作顺序的限制，因为依据本公开，某些步骤可以采用其它顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定都是本公开所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。
以上为对本公开所提供的一种用于SAR雷达的可重构数字收发装置的描述，对于本领域的技术人员，依据本公开实施例的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本公开的限制。

Claims (10)

1.一种用于SAR雷达的可重构数字收发装置，其特征在于，包括：
可重构FPGA芯片，包括静态逻辑区和至少两个动态可重配置区，所述静态逻辑区用于接收雷达系统发出的时钟配置指令和工作指令，并根据所述时钟配置指令生成时钟工作参数，以及，根据所述工作指令确定工作模式，所述工作模式包括信号生成模式和信号采集模式，当所述工作模式包括信号生成模式时，加载一动态可重配置区，所述一动态可重配置区用于根据所述工作模式生成数字调频波形信号，当所述工作模式包括信号采集模式时，加载另一动态可重配置区，所述另一所述动态可重配置区用于根据所述工作模式生成信号采集指令；
所述CLK芯片，用于根据所述时钟工作参数配置生成所述ADC芯片和DAC芯片的工作时钟；
所述DAC芯片，用于在所述工作模式包括信号生成模式的情况下，基于所述DAC芯片的工作时钟和所述数字调频波形信号，生成第一模拟线性调频信号和第二模拟线性调频信号，并将所述第一模拟线性调频信号和所述第二模拟线性调频信号输出给所述雷达系统；
所述ADC芯片，用于在所述工作模式包括信号采集模式的情况下，基于所述信号采集指令接收所述雷达系统发送的第一模拟采集信号和第二模拟采集信号，并基于所述ADC芯片的工作时钟对所述第一模拟采集信号和所述第二模拟采集信号进行模数转换，得到第一数字采集信号和第二数字采集信号。
2.根据权利要求1所述的用于SAR雷达的可重构数字收发装置，其特征在于，还包括：
低频接口，用于接收所述雷达系统的控制信号，将所述控制信号发送给所述可重构FPGA芯片，以及，发送所述可重构数字收发装置的遥测信息给所述雷达系统；
所述可重构FPGA芯片，还用于接收所述第一数字采集信号和所述第二数字采集信号，并将所述第一数字采集信号和所述第二数字采集信号按照预设格式打包，得到原始回波数据，将所述原始回波数据发送给所述雷达系统。
3.根据权利要求1所述的用于SAR雷达的可重构数字收发装置，其特征在于，还包括：
高频接口，用于接收所述雷达系统发送的所述基准时钟，并将所述基准时钟发送给所述CLK芯片。
4.根据权利要求1所述的用于SAR雷达的可重构数字收发装置，其特征在于，
所述高频接口，还用于接收所述DAC芯片发送的所述第一模拟线性调频信号和所述第二模拟线性调频信号，并输出所述第一模拟线性调频信号和所述第二模拟线性调频信号。
5.根据权利要求1所述的用于SAR雷达的可重构数字收发装置，其特征在于，
所述高频接口，还用于接收所述雷达系统发送的所述第一模拟采集信号和所述第二模拟采集信号，并将所述第一模拟采集信号和所述第二模拟采集信号发送给所述ADC芯片。
6.根据权利要求1所述的用于SAR雷达的可重构数字收发装置，其特征在于，还包括：
光纤接口，用于接收所述原始回波数据，将所述原始回波数据传输至所述雷达系统。
7.根据权利要求2所述的用于SAR雷达的可重构数字收发装置，其特征在于，还包括：
电源模块，用于通过所述低频接口为所述可重构数字收发装置供电。
8.根据权利要求1所述的用于SAR雷达的可重构数字收发装置，其特征在于，还包括：
Flash芯片，用于存储所述可重构FPGA芯片的运行程序。
9.根据权利要求1所述的用于SAR雷达的可重构数字收发装置，其特征在于，所述信号采集指令包括中频信号采集指令或基带信号采集指令；
所述信号生成指令包括基带信号采集指令或中频信号生成指令。
10.一种电子设备，其特征在于，包括如权利要求1至9任意一项所述的用于SAR雷达的可重构数字收发装置。
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CN115657015A (zh) * 2022-10-21 2023-01-31 扬州宇安电子科技有限公司 一种雷达iq数据采集和产生方法及系统

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