CN107452597B - 元件芯片的制造方法 - Google Patents

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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Abstract

一种元件芯片的制造方法，不使生产性下降地抑制凸块的由等离子体所引起的劣化及损伤的同时对基板进行单片化。包括：准备工序，准备具备具有露出的凸块的第1面及第2面且具备由分割区域划分的多个元件区域的基板；凸块埋入工序，将至少凸块的头顶部埋入到粘合层；掩模形成工序，在第2面形成掩模；保持工序，使第1面与由框架支承的保持带对置来使基板保持于保持带；载置工序，在掩模形成工序和保持工序之后，将基板经由保持带载置到设置在等离子体处理装置内的载置台；单片化工序，在载置工序之后，对分割区域从第2面到第1面进行等离子体蚀刻，从基板形成多个元件芯片；和凸块露出工序，在单片化工序之后，剥离粘合层，使凸块重新露出。

Description

元件芯片的制造方法
技术领域
本发明涉及将具备凸块的基板进行单片化来制造元件芯片的方法。
背景技术
作为将具备由分割区域划分的多个元件区域的基板进行单片化的方法，已知如下方法，即，将分割区域从基板的一面进行等离子体蚀刻直到达到另一面为止的方法(等离子体划片)。基板通常具备：半导体层、层叠于半导体层的电路层、和配置于电路层且包含电极焊盘(键合焊盘)以及焊球等金属材料的突起(凸块)。通过对基板的分割区域进行等离子体蚀刻，从而形成具有上述电路层以及凸块的元件芯片。
等离子体划片将基板载置在设置于等离子体处理装置的载置台上进行。通常，将基板载置于载置台使得半导体层与载置台对置，从基板的配置有凸块的面(电路层)侧照射等离子体，从而进行单片化(参照专利文献1)。这是为了防止凸块与载置台的接触所造成的损伤，并且使在单片化后进行的元件芯片的拾取变得容易。在专利文献1中，在电极焊盘露出于电路层的表面的状态下，进行等离子体划片。
在先技术文献
专利文献
专利文献1：JP特开2002-93749号公报
发明内容
在对基板如上述那样从具备露出的凸块的电路层的表面进行等离子体划片的情况下，凸块被暴露于等离子体。因此，构成凸块的金属材料会发生飞散。若飞散的金属材料附着在等离子体处理装置内，则等离子体的产生变得不稳定，存在作为等离子体划片的对象物的基板被金属污染的情况。此外，若飞散的金属材料重新附着于基板，则其成为微小的掩模(微掩模)，从而无法实施所希望的蚀刻。进而，由于飞散的金属材料重新附着于基板，或者凸块的一部分被蚀刻，还存在引起所得到的元件芯片的电气器件特性以及可靠性的下降的情况。
为了抑制对凸块的等离子体照射，可以考虑形成覆盖凸块并且在分割区域具备开口的抗蚀剂掩模的方法。在该情况下，需要将抗蚀剂掩模设得足够厚，以使得在等离子体划片中不露出凸块。抗蚀剂掩模的形成，通常通过将抗蚀剂液旋转涂敷(旋涂)于基板来进行。在对具备平坦的表面的厚度T的基板进行等离子体划片的情况下，将其蚀刻条件中的掩模选择比设为R，则所需的抗蚀剂掩模的膜厚M至少为T/R以上。通常考虑到工艺变动等，掩模膜厚M设定为T/R×1.1～T/R×2.0。因为用于旋涂的抗蚀剂液具有流动性，所以在基板的表面存在凸块的情况下，凸块的头顶部的抗蚀剂膜厚M较薄。为此，需要将抗蚀剂膜厚设得比上述更大，以使得在等离子体划片中凸块的头顶部不露出。因此，抗蚀剂液的使用量大幅增加，抗蚀剂掩模形成需要的时间增加，并且生产成本增大。
抗蚀剂掩模在等离子体划片后，通过等离子体灰化来除去。若抗蚀剂掩模较厚，则等离子体灰化需要的时间变长，所以生产性会下降。此外，在等离子体灰化时，由于要将凸块的头顶部长时间暴露于等离子体，所以凸块的表面变得容易被氧化。因此，容易产生基板的接触电阻增加等器件特性的不良。像这样，为了抑制对凸块的等离子体照射而用抗蚀剂掩模覆盖凸块的情况下，在生产性、器件特性方面存在问题。
本发明的一个方式涉及一种元件芯片的制造方法，包括准备工序、凸块埋入工序、掩模形成工序、保持工序、载置工序、单片化工序和凸块露出工序。准备工序是准备基板的工序，该基板具备具有露出的凸块的第1面以及第1面的相反一侧的第2面，并且具备由分割区域划分的多个元件区域。凸块埋入工序是将至少凸块的头顶部埋入到粘合层的工序。掩模形成工序是在第2面形成被覆元件区域并且使分割区域露出的掩模的工序。保持工序是使第1面与由框架支承的保持带对置来使基板保持于保持带的工序。载置工序在掩模形成工序以及保持工序之后，将基板经由保持带载置到设置在等离子体处理装置内的载置台的工序。单片化工序是在载置工序之后，对分割区域从第2面到第1面进行等离子体蚀刻，从基板形成多个元件芯片的工序。凸块露出工序是在单片化工序之后，剥离粘合层，使凸块重新露出的工序。
发明效果
根据本发明，能够不会使生产性下降地抑制凸块的由等离子体所引起的劣化以及损伤的同时，对基板进行单片化。
附图说明
图1A是以基板的剖面示出本发明的第1实施方式所涉及的元件芯片的制造方法的概念图。
图1B是示出在第1实施方式中使用的基板的另一例的剖面图。
图1C是以基板的剖面示出在第1实施方式中实施的凸块露出工序的另一例的概念图。
图2是示意性地示出本发明的实施方式所涉及的基板的构成的剖面图。
图3A是示意性地示出第1实施方式的埋入工序中的基板与保护带的层叠体的剖面图。
图3B是示意性地示出第1实施方式的埋入工序中的基板与保护带的另一层叠体的剖面图。
图4是概略性地示出本发明的实施方式所涉及的运输载体的俯视图。
图4B是图4A的IVB-IVB线处的剖面图。
图5是以剖面示出本发明的实施方式所涉及的等离子体处理装置的概略结构的概念图。
图6是以基板的剖面示出本发明的第2实施方式所涉及的元件芯片的制造方法的概念图。
符号说明
10：基板
10X：第1面
10Y：第2面
11：半导体层
12：电路层
13：凸块
131：头顶部
132：基部
133：接触部
20：保护带
21：基材
22：第1粘合层
30：掩模
40：运输载体
42：框架
42a：凹口
42b：切角
41：保持带
411：支承体
412：第2粘合层
51：拾取框架
52：拾取带
60：顶起销
100：元件芯片
200：等离子体处理装置
203：真空腔
203a：气体导入口
203b：排气口
208：电介质构件
209：天线
210A：第1高频电源
210B：第2高频电源
211：载置台
212：工艺气体源
213：灰化气体源
214：减压机构
215：电极层
216：金属层
217：基台
218：外周部
219：ESC电极
220：高频电极部
221：升降杆
222：支承部
223A、223B：升降机构
224：盖
224W：窗部
225：冷媒循环装置
226：直流电源
227：冷媒流路
228：控制装置
229：外周环
具体实施方式
在本实施方式中，通过具备准备工序、凸块埋入工序、掩模形成工序、保持工序、载置工序、单片化工序和凸块露出工序的方法，来制造元件芯片。准备工序是准备基板的工序，该基板具备具有露出的凸块的第1面以及第1面的相反一侧的第2面，并且具备由分割区域划分的多个元件区域。凸块埋入工序是至少将凸块的头顶部埋入到粘合层的工序。掩模形成工序是在第2面，形成被覆元件区域并且使分割区域露出的掩模的工序。保持工序是使第1面与用框架支承的保持带对置，来使基板保持于保持带的工序。载置工序是在掩模形成工序以及保持工序之后，将基板经由保持带载置于在等离子体处理装置内设置的载置台的工序。单片化工序是在载置工序之后，对分割区域从第2面到第1面进行等离子体蚀刻，从基板形成多个元件芯片的工序。凸块露出工序是在单片化工序之后，剥离粘合层，使凸块重新露出的工序。
基板从与具备凸块的第1面相反一侧的面(第2面)进行等离子体划片。因此，凸块难以暴露于等离子体。由此，能够获得以下效果。
(第1效果)等离子体产生的稳定化
若凸块暴露于等离子体，则存在构成凸块的金属材料飞散的情况。在等离子体处理装置具备感应耦合型的等离子体源、并具有用于使等离子体生成用的磁场透过的电介质构件的情况下，若用于凸块并且缺乏反应性的金属材料(金、铜、镍等)附着于该电介质构件，则等离子体生成用的磁场的透过会受到阻碍。由此，等离子体的产生变得不稳定，蚀刻的再现性、稳定性下降。但是，根据本实施方式，即使在等离子体处理装置具备上述电介质构件的情况下，也能够抑制上述金属材料向该电介质构件的附着，因此等离子体的产生稳定，蚀刻的再现性、稳定性得到提高。
(第2效果)元件芯片的形状的改进
当曾构成凸块的金属材料再附着到基板时，在进行等离子体划片时会成为微掩模，会对元件芯片的形状造成使元件芯片的侧面变粗糙等负面的影响。这样的对元件芯片的形状的不利影响可能导致元件芯片的抗弯强度的下降、对元件芯片进行封装时的成型不良。但是，根据本实施方式，在等离子体划片时，难以形成基于上述金属材料的微掩模，因此能够得到侧面的平滑性优异的元件芯片。因此，关于所得到的元件芯片而言，抗弯强度优异，并且难以产生进行封装时的成型不良。
(第3效果)蚀刻残留物以及蚀刻停止的抑制
若曾构成了凸块的金属材料飞散，并重新附着于基板的分割区域，则在分割区域会产生蚀刻残留物。这样的蚀刻残留物成为颗粒的原因，或者引起等离子体划片后的拾取工序中的识别不良以及拾取错误。因此，生产的成品率下降。进而，若在分割区域产生的蚀刻残留物较多，则在分割区域发生蚀刻停止，产生基板不能单片化这样的不良状况。但是，根据本实施方式，在等离子体划片时，难以发生上述金属材料向基板的重新附着，因而分割区域中的蚀刻残留物的产生得到抑制。因此，实现颗粒降低，并且等离子体划片后的拾取工序中的识别性、拾取性提高，生产的成品率也提高。此外，在等离子体划片时，在分割区域不易发生蚀刻停止，成品率得到提高。
(第4效果)元件芯片的金属污染的抑制
若曾构成了凸块的金属材料飞散，并重新附着于元件芯片的凸块以外的部分(例如，电路层表面的树脂保护层的表面、半导体层的侧面)，则产生元件芯片的金属污染。若元件芯片发生金属污染，则器件特性下降。但是，根据本实施方式，由于上述金属材料向元件芯片的凸块以外的部分的重新附着得到抑制，因此难以产生元件芯片的金属污染，元件芯片的器件特性得到提高。
(第5效果)凸块的蚀刻防止
若凸块的一部分被蚀刻，则元件芯片的电气特性可能发生变化。但是，根据本实施方式，由于能够防止凸块的蚀刻，因此难以产生元件芯片的电气特性的变化。
(第6效果)凸块的劣化防止
若凸块暴露于等离子体，则存在凸块发生变质(劣化)而产生不良状况的情况。例如，在凸块包含铜的情况下，若进行使用了包含六氟化硫(SF6)的气体的等离子体处理，则由于等离子体照射从而铜被硫化，可靠性下降。在工艺气体或者灰化气体包含氟或氧的情况下，由于凸块表面的氟化或者氧化，产生接触电阻的上升以及接合强度的下降，从而可靠性下降。此外，在工艺气体包含C4F8等氟碳的情况下，含有碳的反应生成物附着于凸块表面，产生接触电阻的上升以及接合强度的下降，从而可靠性下降。但是，根据本实施方式，难以发生等离子体划片时的凸块的劣化。因此，无论在使用什么种类的气体的情况下，都难以损害可靠性。
(第7效果)凸块的损伤防止
根据本实施方式，在等离子体划片时，在凸块的至少头顶部被粘合层保护的状态下，载置于载置台。因此，能够抑制凸块与载置台的接触所引起的损伤。此外，由于从第2面对基板进行等离子体划片，因此被覆元件区域的掩模形成在第2面。因此，露出于第1面的凸块难以受到用于掩模形成的显影液等的影响。因此，在掩模形成工序中，也能够抑制凸块的损伤。
(第8效果)厚抗蚀剂掩模的省略
在为了保护凸块而如上所述在基板形成厚抗蚀剂掩模的情况下，在等离子体划片后，需要进行用于除去抗蚀剂掩模的长时间的等离子体灰化。因此，处理时间增大，或者容易产生如下的器件特性的不良状况：凸块的头顶部暴露于灰化等离子体而发生氧化，在进行了电连接时接触电阻增加等。但是，在本实施方式中，由于等离子体划片从与电路层相反一侧的面进行，因此不需要上述那样的厚抗蚀剂掩模，能够抑制制造成本的上升。进而，由于省略用于除去抗蚀剂掩模的长时间的灰化，因此难以产生上述那样的处理时间的增大、器件特性的不良状况。
以下，参照附图对通过将具备粘合层的保护带粘合于第1面来进行凸块埋入工序的第1实施方式、以及通过将凸块埋入保持带的粘合层来进行凸块埋入工序、并且同时实施凸块埋入工序和保持工序的第2实施方式进行说明。
(第1实施方式)
在本实施方式中，通过将具备粘合层的保护带粘合于第1面来进行凸块埋入工序。参照图1A～图5对本实施方式所涉及的制造方法进行说明。图1A的(a)～(h)是以基板的剖面示出本实施方式所涉及的制造方法的概念图。图1B是示出在本实施方式中使用的基板的另一例的剖面图。图1C是以基板的剖面示出在本实施方式中实施的凸块露出工序的另一例的概念图。图2是示意性地示出本实施方式所涉及的基板(薄化工序前)的构成的剖面图。图3A是示意性地示出本实施方式的埋入工序中的基板与保护带的层叠体的剖面图。图3B是示意性地示出本实施方式的埋入工序中的基板与保护带的另一层叠体的剖面图。图4A是概略性地示出本实施方式所涉及的运输载体的俯视图。图4B是图4A中的IVB-IVB线处的剖面图。图5是以剖面示出本实施方式所涉及的等离子体处理装置的概略结构的概念图。在图示例中，为了方便起见，对具备相同功能的构件赋予了相同符号。
(1)准备工序
首先，准备成为单片化的对象的基板10(图1A的(a))。基板10具备第1面10X以及第2面10Y，并且具备半导体层11、层叠在半导体层11的第1面10X侧的电路层12、和配置于电路层12的多个凸块13。此外，基板10被划分为分割区域R1、和由分割区域R1划分的多个元件区域R2。通过对基板10的分割区域R1进行蚀刻，从而得到具备半导体层11、电路层12以及凸块13的元件芯片100。
所准备的基板10如图1B所示，也可以在分割区域R1处露出半导体层11。即，电路层12也可以按照元件区域R2分离为多个。电路层12的分离既可以在形成电路层12的工序进行，也可以在形成电路层12之后，在准备工序之前，通过激光刻划或机械划片等来进行。像这样，在所准备的基板10的电路层12被分离开的情况下，在单片化工序中，不再需要进行电路层12的蚀刻，所以生产性提高。此外，基板10在薄化工序中，由于电路层12具有的内部应力，容易翘曲。若基板10发生翘曲，则等离子体划片时的基板10的冷却变得不充分，难以实施所希望的等离子体划片。在针对具备预先分离开的电路层12的基板10进行薄化工序的情况下，导致翘曲的内部应力得到缓和。因此，容易抑制基板10的翘曲。
基板10的大小并无特别限定，例如最大直径为50～300mm左右。基板10的形状也并无特别限定，例如圆形、方形。此外，在基板10上，也可以设置有定向平面(orientationflat)、凹口等缺口(均未图示)。
(半导体层)
半导体层11例如包含硅(Si)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)等。后述的薄化工序后的半导体层11的厚度并无特别限定，例如为20～1000μm，也可以为100～300μm。
(电路层)
电路层12包含例如绝缘膜、金属层、树脂保护层(例如聚酰亚胺)、抗蚀剂层等，构成了半导体电路、电子部件元件、MEMS等。电路层12的厚度并无特别限定，例如为10～100μm。
(凸块)
凸块13例如是包含电极焊盘、焊球等金属材料的突起。凸块13所包含的金属并无特别限定，例如，可以列举铜、铜和锡和银的合金、银和锡的合金、铅和锡的合金、金、铝、铝合金等。如后所述，凸块13因为不直接暴露于等离子体中，所以不必担心金属的劣化或化学变化等，能够根据目的使用各种金属。凸块13的形状也并无特别限定，也可以为棱柱、圆柱、山型、球型等。凸块13的高度Hb(参照图2)也根据目的适当设定即可，例如为20～200μm。凸块13的高度Hb为半导体层11的法线方向上的凸块13的最大的高度。凸块的配置以及个数也并无特别限定，可根据目的适当设定。
(2)凸块埋入工序
接下来，将凸块13的至少头顶部131埋入到第1粘合层22(图1A的(b))。由此，能够抑制随后进行的薄化工序中的凸块13的损伤。凸块13的头顶部131通过将具备第1粘合层22的保护带20粘合于第1面10X，从而埋入到第1粘合层22。也可以在将保护带20粘合于第1面10X之后进行加压。特别是，通过在真空中进行加压、加热的同时将保护带20粘合于凸块13，从而凸块13容易埋入到第1粘合层22中。
(保护带)
保护带20例如具备基材21以及第1粘合层22。基材21是第1粘合层22的支承体。作为基材21的材质，例如，可以列举聚对苯二甲酸乙二醇酯等聚酯、聚酰亚胺等。基材21的厚度虽然并无特别限定，但在作为支承体的功能以及操作性方面，优选为30～150μm。
第1粘合层22优选具有能够沿着凸块13的至少头顶部131进行追随的程度的柔软性。在此基础上，第1粘合层22优选具有不会使凸块13损伤以及剥离而能够从第1面10X容易地剥离的程度的剥离性。从剥离性的观点出发，凸块13与第1粘合层22之间的粘合力优选为小于凸块13与电路层12之间的粘接力。进而，第1粘合层22优选具有能够耐受后面各工序中的温度条件(例如抗蚀剂掩模形成时的烘烤条件(150℃下5分钟左右))的耐热性。
这样的第1粘合层22例如通过包含丙烯酸树脂的层(丙烯酸树脂层)与包含硅酮树脂的层(硅酮树脂层)的层叠体来形成。此时，在基材21侧配置丙烯酸树脂层。从柔软性的观点出发，丙烯酸树脂层的厚度优选大于硅酮树脂层。其中，丙烯酸树脂层的厚度尤其优选为硅酮树脂层的厚度的5～20倍。第1粘合层22例如也可以通过紫外线硬化型树脂(例如丙烯酸树脂、光聚合性低聚物与光聚合引发剂的混合物)来形成。在该情况下，通过向第1粘合层22照射紫外线，从而容易从基板10剥离保护带20。
第1粘合层22的厚度T(图3A参照)只要能够埋入凸块13的至少头顶部131，则并无特别限定。凸块13的头顶部131如图2所示，是占据从凸块13的前端到凸块13的高度Hb的1/3为止的部分。即，第1粘合层22的厚度只要为凸块13的高度Hb的1/3以上，则并无特别限定。其中，从保护凸块13的观点出发，第1粘合层22的厚度T尤其优选大于凸块13的高度Hb。另一方面，从成本的观点出发，第1粘合层22的厚度T优选为凸块13的高度Hb的2倍以下。具体而言，第1粘合层22的厚度T为40～400μm，也可以为100～300μm。例如，在凸块13的高度Hb为65μm的情况下，第1粘合层22的厚度T也可以为115μm。此时，基材21的厚度例如为50μm。第1粘合层22的厚度T是半导体层11的法线方向上的第1粘合层22的平均厚度。
如图3A所示，凸块13也可以埋入到第1粘合层22中，使得头顶部131的表面和凸块13的头顶部131以外并且凸块13与第1面10X的接触部133以外(即，基部132)的表面全都被第1粘合层22覆盖。由此，能够进一步抑制薄化工序、掩模形成工序以及单片化工序中的凸块13的损伤、变质。此时，第1粘合层22的厚度T大于凸块13的高度Hb。
另一方面，凸块13的基部132的表面也可以不被第1粘合层22覆盖。例如，如图3B所示，也可以将凸块13埋入到第1粘合层22中，使得在元件区域R2中的相邻的凸块13间的区域(窄间距区域R21)中，形成由基部132、第1粘合层22和第1面10X包围的空隙S。在该情况下，由于凸块13的表面与第1粘合层22的接触面积较小，因而在后面的凸块露出工序中，第1粘合层22的剥离变得更加顺畅，凸块13的损伤、剥落进一步得到抑制。但是，期望在分割区域R1中，第1粘合层22和第1面10X密接。由此，在薄化工序、掩模形成工序以及单片化工序中，凸块13难以暴露于显影液等试剂或等离子体中，从而能够抑制凸块13的损伤、劣化。
(3)薄化工序
接下来，进行如下的薄化工序，即，对半导体层11的一部分进行研磨，使半导体层11变薄(图1A的(c))。这是因为在半导体层11上形成电路层12时，对于半导体层11而言需要一定程度的厚度，而另一方面，从单片化工序中的处理时间的缩短、元件芯片的小型化等观点出发，希望提供至单片化工序的半导体层11的厚度较小。
在薄化工序中，对半导体层11的与电路层12相反一侧的面(第2面10Y)进行磨削，将基板10薄化为所希望的厚度。在薄化工序的期间，凸块13由保护带20保护。磨削装置的种类并无特别限定，例如，可以列举具备金刚石砂轮的背面研磨机等。在薄化工序之后，也可以对第2面10Y进行抛光加工。另外，贯通薄化工序的前后，将与第1面10X相反一侧的面称为第2面10Y。
(4)掩模形成工序
在本工序中，形成被覆元件区域R2并且使分割区域R1露出的掩模30(图1A的(d))。掩模30例如在通过旋涂法在第2面10Y形成了感光性树脂层之后，通过光刻法来除去与分割区域R1对应的感光性树脂，由此来形成。感光性树脂层也可以在成型为膜状后，粘合于第2面10Y。此外，也可以取代感光性树脂而在第2面10Y形成了聚酰亚胺树脂层等耐热性的树脂层之后，通过激光刻划进行图案形成来形成掩模30。从加工性的观点出发，掩模30优选为避开从第2面10Y的外缘到3mm内侧的区域而形成。
(5)保持工序
在本工序中，使第1面10X与由框架42支承的保持带41对置地将基板10粘合于保持带41，并进行保持(图1A的(e))。通过使基板10保持于保持带41，从而后面的单片化工序以及凸块露出工序中的操作性提高。此时，基板10经由第1粘合层22粘合于保持带41。以下，有时将框架42以及固定于框架42的保持带41总称为运输载体40。
(保持带)
保持带41并无特别限定。保持带41例如具备支承体411以及第2粘合层412。支承体411的材质并无特别限定，例如，可以列举包含聚乙烯以及聚丙烯等聚烯烃、聚对苯二甲酸乙二醇酯等聚酯等的热塑性树脂的薄膜(树脂膜)。在树脂膜中，也可以混合有用于附加伸缩性的橡胶成分(例如乙烯-丙烯橡胶(EPM)、乙烯-丙烯-二烯烃橡胶(EPDM)等)、增塑剂、软化剂、抗氧化剂、导电性材料等各种添加剂。此外，上述热塑性树脂也可以具有丙烯酸基等表现出光聚合反应的官能团。支承体411的厚度并无特别限定，例如为50～300μm，优选为50～150μm。
第2粘合层412优选包含粘合力通过紫外线(UV)的照射而减少的粘合成分(例如UV硬化型丙烯酸粘合剂)。这是为了在拾取元件芯片100时，通过进行UV照射，从而能够从第2粘合层412容易地剥离元件芯片100，变得容易拾取。第2粘合层412的厚度虽然并无特别限定，但从粘合性以及成本的观点出发，优选为5～100μm，更优选为5～15μm。
(框架)
如图4A所示，框架42是具有与基板10的整体相同或更大面积的开口的框体，具有规定的宽度以及大致一定的较薄的厚度。框架42具有能够在对保持带41以及基板10进行保持的状态下进行运输的程度的刚性。保持带41如图4B所示，通过使第2粘合层412与框架42对置，将第2粘合层412的外周缘粘合于框架42的一面，从而固定于框架42。框架42的开口的形状并无特别限定，例如，可以是圆形、矩形、六边形等多边形。在框架42上，也可以设置有用于定位的凹口42a、切角42b。作为框架42的材质，例如，可以列举铝、不锈钢等金属、树脂等。
基板10的第1面10X经由保护带20粘合于第2粘合层412从框架42的开口露出的部分。即，不剥离保护带20而将基板10经由保护带20粘合于保持带41。因此，能够降低伴随保护带20的剥离的对凸块13的负荷，并且能够降低电路层12以及凸块13的外在因素所引起的损伤、污染。进而，由于没有保护带20的剥离工序，所以能够期待生产性的提高。
在单片化工序中，在使凸块13的头顶部131与载置台211对置地将基板10载置于载置台211的情况下，凸块13的损伤令人担心。但是，通过不剥离用于抑制薄化工序中的凸块13的损伤的保护带20(背面研磨带)，而维持原样在后面的单片化工序中灵活运用，从而单片化工序中的凸块13的损伤得到抑制。因此，对于用于基板10的保持的保持带41来说，不需要保护凸块13的功能，能够使用通常用于该用途的划片带。即，从第2面10Y照射等离子体对基板10进行单片化的本实施方式，能够通过使用以往所使用的背面研磨带以及划片带来实现。因此，能够得到在抑制成本的同时凸块13的损伤得到了抑制的元件芯片100。
在保持工序中，优选将基板10载置到架台(未图示)之后使其保持于保持带41。基板10使第2面10Y与架台对置地载置到架台，并在基板10的第1面10X，经由保护带20，粘合第2粘合层412。架台的表面优选为由氟树脂(聚四氟乙烯、聚偏氟乙烯、四氟乙烯-乙烯共聚物等)进行了被覆。由此，即使在架台的表面与形成在基板10的第2面10Y的掩模30接触的情况下，也容易抑制掩模30的剥离。
另外，掩模形成工序以及保持工序的顺序没有限制。既可以在掩模形成工序之后，实施保持工序，也可以在保持工序之后，实施掩模形成工序。在掩模形成工序之后实施保持工序的情况下，在掩模形成中，能够使用一般的基板处理用的抗蚀剂涂敷装置或曝光装置。另一方面，在保持工序之后实施掩模形成工序的情况下，需要使用与框架42对应的抗蚀剂涂敷装置或曝光装置。这是因为要以保持基板10的运输载体40为对象来形成掩模。但是，在后者的情况下，在保持工序中，能够避免架台表面与形成在第2面10Y的掩模30的接触，因此在能够抑制掩模30的变形这一点上优选。进而，因为不易弄脏架台的表面，所以架台的维护频度降低。
(6)载置工序
在掩模形成工序以及保持工序之后，将基板10经由保护带20以及保持带41载置到设置于等离子体处理装置内的载置台211。
以下，参照图5来具体说明等离子体蚀刻以及等离子体划片工序中使用的等离子体处理装置200，但等离子体处理装置并不限定于此。图5概略性地示出了本实施方式中使用的等离子体处理装置200的结构的剖面。
等离子体处理装置200具备载置台211。运输载体40被搭载于载置台211，使得保持带41的保持了基板10的面朝向上方。在载置台211的上方，配置有盖224，其中盖224覆盖框架42以及保持带41的至少一部分，并且具有用于使基板10的至少一部分露出的窗部224W。
载置台211以及盖224配置在真空腔203内。真空腔203是上部开口的大致圆筒状，上部开口由作为盖体的电介质构件208封闭。作为构成真空腔203的材料，能够例示铝、不锈钢(SUS)、对表面进行了防蚀铝(alumite)处理的铝等。作为构成电介质构件208的材料，能够例示氧化钇(Y2O3)、氮化铝(AlN)、氧化铝(Al2O3)、石英(SiO2)等电介质材料。在电介质构件208的上方，配置有作为上部电极的天线209。天线209与第1高频电源210A电连接。载置台211配置在真空腔203内的底部侧。
在真空腔203，连接有气体导入口203a。作为工艺气体的供给源的工艺气体源212以及灰化气体源213分别通过配管与气体导入口203a连接。此外，在真空腔203，设置有排气口203b，在排气口203b，连接有包含用于对真空腔203内的气体进行排气减压的真空泵的减压机构214。
载置台211分别具备大致圆形的电极层215、金属层216、支承电极层215以及金属层216的基台217、和包围电极层215、金属层216以及基台217的外周部218。外周部218由具有导电性以及耐蚀刻性的金属构成，保护电极层215、金属层216以及基台217不受等离子体影响。在外周部218的上表面，配置有圆环状的外周环229。外周环229具有保护外周部218的上表面不受等离子体影响的作用。电极层215以及外周环229例如由上述的电介质材料构成。
在电极层215的内部，配置有构成静电吸附机构的电极部(以下称为ESC电极219)、和与第2高频电源210B电连接的高频电极部220。直流电源226与ESC电极219电连接。静电吸附机构由ESC电极219以及直流电源226构成。
金属层216例如由在表面形成了防蚀铝被覆的铝等构成。在金属层216内，形成有冷媒流路227。冷媒流路227对载置台211进行冷却。通过冷却载置台211，从而搭载于载置台211的保持带41被冷却，并且其一部分与载置台211接触的盖224也被冷却。由此，能够抑制基板10、保护带20以及保持带41由于在等离子体处理中被加热而损伤的情况。冷媒流路227内的冷媒通过冷媒循环装置225而进行循环。
在载置台211的外周附近，配置有贯通载置台211的多个支承部222。支承部222由升降机构223A进行升降驱动。若运输载体40被运输到真空腔203内，则交接到上升至规定位置的支承部222。支承部222对运输载体40的框架42进行支承。通过支承部222的上端面下降至与载置台211相同水平以下，从而运输载体40被搭载于载置台211的规定位置。
在盖224的端部，连结有多个升降杆221，能够使盖224进行升降。升降杆221由升降机构223B进行升降驱动。基于升降机构223B的盖224的升降动作能够与升降机构223A独立地进行。
控制装置228对构成等离子体处理装置200的要素的动作进行控制，等离子体处理装置200包含：第1高频电源210A、第2高频电源210B、工艺气体源212、灰化气体源213、减压机构214、冷媒循环装置225、升降机构223A、升降机构223B以及静电吸附机构。
在载置工序时，首先，将保持于运输载体40的基板10送入到真空腔203内。在真空腔203内，通过升降杆221的驱动，从而盖224上升到规定位置。未图示的闸阀(gate valve)打开而送入运输载体40。多个支承部222在上升的状态下进行待机。若运输载体40到达载置台211上方的规定位置，则运输载体40被交接到支承部222。运输载体40被交接到支承部222的上端面，使得保持带41的第2粘合层412朝向上方。
若运输载体40被交接到支承部222，则闸阀关闭，真空腔203处于密闭状态。接下来，支承部222开始降下。通过支承部222的上端面下降至与载置台211相同水平以下，从而运输载体40被载置于载置台211。接下来，升降杆221驱动。升降杆221使盖224下降至规定位置。此时，调节盖224与载置台211的距离，使得盖224能够不与运输载体40接触地覆盖框架42。由此，框架42以及保持带41的没有保持基板10的部分不与盖224接触地被盖224覆盖，基板10从盖224的窗部224W露出。
盖224例如是具有大致圆形的外形轮廓的环形，具备一定宽度以及较薄的厚度。盖224的内径(窗部224W的直径)小于框架42的内径，盖224的外径大于框架42的外径。因此，若将运输载体40搭载于载置台211的规定位置，并使盖224下降，则盖224能够覆盖框架42和保持带41的至少一部分。基板10的至少一部分从窗部224W露出。此时，盖224与框架42、保持带41以及基板10全都不接触。盖224例如由陶瓷(例如氧化铝、氮化铝等)、石英等电介质、铝或者表面被进行了防蚀铝处理的铝等金属构成。
将运输载体40交接到支承部222之后，从直流电源226对ESC电极219施加电压。由此，保持带41接触到载置台211同时被静电吸附于载置台211。另外，对ESC电极219的电压的施加也可以在将保持带41载置到载置台211之后(进行了接触之后)开始。
(7)单片化工序
在载置工序之后，在将基板10载置于载置台211的状态下，对基板10的分割区域R1从第2面10Y到第1面10X进行等离子体蚀刻，从基板10形成多个元件芯片100(图1A的(g))。
此时，基板10使未配置凸块13的第2面10Y朝向作为等离子体源的天线209，载置于载置台211。即，在对凸块13的等离子体的照射受到了抑制的状态下，进行等离子体蚀刻。进而，凸块13的至少头顶部131埋入到第1粘合层22中而得到了保护。因此，能够获得上述效果。在此基础上，对半导体层11进行了薄化，所以单片化工序中的对基板10的等离子体照射时间缩短，凸块13的等离子体所引起的劣化以及损伤进一步得到抑制。
等离子体的产生条件根据所进行蚀刻的层(半导体层11以及电路层12)的材质等来设定。在本工序中，由于蚀刻材质不同的半导体层11以及电路层12，因此优选切换为与各层相应的条件，来进行等离子体蚀刻。例如，也可以在通过后述的Bosch工艺来除去了半导体层11之后，通过以包含Ar的工艺气体为原料的等离子体来除去电路层12。
在Bosch工艺中，沿深度方向垂直地对半导体层11进行蚀刻。在半导体层11包含Si的情况下，Bosch工艺通过依次反复执行保护膜沉积步骤、保护膜蚀刻步骤和Si蚀刻步骤，从而沿深度方向掘进半导体层11。
保护膜沉积步骤例如在如下条件下进行，即：作为原料气体而以150～250sccm供给C4F8的同时，将真空腔203内的压力调整为15～25Pa，将从第1高频电源210A对天线209的输入功率设为1500～2500W，将从第2高频电源210B对高频电极部220的输入功率设为0～50W，处理2～15秒钟。另外，在此sccm为气体的流量的单位。1sccm是一分钟流过1cm3的0℃、1气压(标准状态)的气体的量的流量。
保护膜蚀刻步骤例如在如下条件下进行，即：作为原料气体而以200～400sccm供给SF6的同时，将真空腔203内的压力调整为5～15Pa，将从第1高频电源210A对天线209的输入功率设为1500～2500W，将从第2高频电源210B对高频电极部220的输入功率设为300～1000W，处理2～10秒钟。
Si蚀刻步骤例如在如下条件下进行，即：作为原料气体而以200～400sccm供给SF6的同时，将真空腔203内的压力调整为5～15Pa，将从第1高频电源210A对天线209的输入功率设为1500～2500W，将从第2高频电源210B对高频电极部220的输入功率设为50～500W，处理10～20秒钟。
通过在上述那样的条件下，反复执行保护膜沉积步骤、保护膜蚀刻步骤以及Si蚀刻步骤，从而包含Si的半导体层11能够以10μm/分的速度沿深度方向垂直地蚀刻。
在电路层12包含金属材料的情况下，例如，通过如下条件来进行等离子体蚀刻，即：作为原料气体而以150～250sccm供给CF4与Ar的混合气体(CF4∶Ar＝1∶4)的同时，将真空腔203内的压力调整为0.2～1.5Pa，从第1高频电源210A向天线209供给1500～2500W、频率13.56MHz的高频功率，从第2高频电源210B向高频电极部220输入500～1800W、频率100kHz以上(例如400～500kHz或者13.56MHz)的高频功率。
将基板10进行单片化之后，执行灰化。首先，从灰化气体源213向真空腔203内导入灰化用的工艺气体(例如氧气、氧气与含氟气体的混合气体等)。另一方面，进行基于减压机构214的排气，使真空腔203内维持在规定压力。通过从第1高频电源210A的高频功率的输入，从而在真空腔203内产生氧等离子体，将从盖224的窗部224W露出的单片化后的基板10(元件芯片100)的表面的掩模30除去。
灰化例如通过如下条件来进行，即：作为原料气体而以200～500sccm供给CF4与O2的混合气体(CF4∶O2＝1∶100)的同时，将真空腔203内的压力调整为5～30Pa，将从第1高频电源210A对天线209的输入功率设为1500～2500W，将从第2高频电源210B对高频电极部220的输入功率设为0～300W。
若灰化结束，则排出真空腔203内的气体，闸阀打开。保持多个元件芯片100的运输载体40通过从闸阀进入的运输机构而从等离子体处理装置200搬出。若运输载体40被搬出，则闸阀迅速关闭。运输载体40的搬出工序可以按与上述那样的将基板10搭载到载置台211的顺序相反的顺序来进行。即，使盖224上升至规定位置之后，将对ESC电极219的施加电压设为零，解除运输载体40向载置台211的吸附，使支承部222上升。支承部222上升至规定位置之后，搬出运输载体40。
(8)凸块露出工序
在单片化工序之后，剥离第1粘合层22，使凸块13重新露出。该凸块露出工序可以是元件芯片100的拾取工序(图1A的(h))的一部分。
元件芯片100的拾取通过利用顶起销60将单片化后的元件芯片100从保持带41侧连同保护带20一起顶起来进行。由此，第1粘合层22从第1面10X剥离。随之，元件芯片100的至少一部分浮起，并且凸块13露出，能够进行元件芯片100的拾取。此时，因为凸块13被保护带20以及保持带41覆盖，所以能够避免顶起销60所造成的损伤。此外，如上所述，根据本实施方式，在等离子体划片工序中，在分割区域不易产生蚀刻残留物。因此，拾取工序中的识别精度以及拾取性提高，所以生产的成品率也得到提高。
此外，如图1C所示，元件芯片100的拾取也可以在从第1面10X剥离第1粘合层22(保护带20)以及保持带41并且在第2面10Y粘合了拾取带52之后进行。在该情况下，由于电路层12以及凸块13朝向上面，因此识别元件芯片100的精度提高，拾取错误降低。
关于拾取带52，与保持带41同样，从操作性的观点出发，优选固定于拾取框架51。拾取框架51只要是与框架42同样的材质以及形状即可。拾取带52的材质也可以与保持带41相同。另一方面，保持带41以及拾取带52也可以通过与各自的目的相应的材质来形成。例如，对于保持带41不要求适于拾取的柔软性，所以能够使用包含高结晶性的树脂的薄膜。这样的树脂膜一般来说耐热性以及耐等离子体性优异。即，在单片化工序中，能够使用耐等离子体性优异的保持带41。因此，例如，能够对高频电极部220输入100kHz以上(例如400～500kHz或者13.56MHz)的高频功率，施加高偏置电压的同时进行等离子体划片。由此，能够进行高速加工，生产性提高。
关于通过本实施方式的制造方法而得到的元件芯片100，其侧面的平滑性优异。这是因为如上所述，在等离子体划片时的、曾构成了凸块13的金属材料向基板10的重新附着得到抑制的缘故。对于这样的元件芯片100而言，其抗弯强度优异，并且难以产生进行封装时的成型不良。此外，元件芯片100的电气特性不易劣化。这是因为能够防止等离子体划片时的凸块13的蚀刻，并且上述金属材料向基板10的重新附着得到抑制的缘故。
进而，即使在凸块13包含铜，并且在等离子体划片时使用包含六氟化硫(SF6)的工艺气体的情况下，所得到的元件芯片100的可靠性也十分优异。这是因为凸块13所包含的铜难以被硫化的缘故。同样地，即使在等离子体划片时使用的工艺气体或灰化气体包含氟、氧的情况下，也难以发生凸块13的表面的氟化或氧化。此外，即使在等离子体划片时使用的工艺气体包含C4F8等氟碳的情况下，含有碳的反应生成物也难以附着在在凸块13的表面。因此，凸块13的接触电阻的上升、接合强度的下降得到抑制，能够得到高可靠性的元件芯片100。
(第2实施方式)
本实施方式除了以下内容以外与第1实施方式相同，即：在掩模形成工序之后，从第1面10X剥离保护带20，并且在第1面10X粘合保持带41，将凸块13埋入到保持带41的第2粘合层412中。图6中示出本实施方式的元件芯片的制造方法((a)～(h))。图6的(a)～(d)以及(h)分别对应于图1A的(a)～(d)以及图1C。
在本实施方式中，在掩模形成工序(图6的(d))之后，从第1面10X剥离保护带20，并且将由框架42支承的保持带41粘合于第1面10X，使凸块13的至少头顶部131埋入到保持带41的第2粘合层412中(图6的(e))。即，同时实施凸块埋入工序以及保持工序。由此，能够简化工序，从而提高生产性。此时，第2粘合层412具备能够埋入凸块13的至少头顶部131的程度的厚度。第2粘合层412优选具有与上述的第1粘合层22同样的构成。另外，也可以在掩模形成工序之前剥离保护带20。
在载置工序中，将基板10经由保持带41载置到载置台211(图6的(f))。因此，与将基板10经由保持带41以及保护带20载置到载置台211的第1实施方式相比，容易对基板10进行冷却。在本实施方式中，也从第2面10Y侧照射等离子体(图6的(g))，所以凸块13的劣化以及损伤得到抑制。
拾取工序(凸块露出工序)既可以将基板10转移到拾取带52来进行(图6的(h))，也可以在使元件芯片100保持于保持带41的状态下进行。在前者的情况下，由于与第1实施方式相比保持元件芯片100的层较薄，因此容易顶起元件芯片100。
本公开所涉及的发明由于能够抑制凸块的劣化以及损伤，因此作为对具备凸块的基板进行单片化来制造元件芯片的方法是有用的。

Claims (5)

1.一种元件芯片的制造方法，包括：
准备工序，准备基板，所述基板具备具有露出的凸块的第1面以及所述第1面的相反一侧的第2面，并且具备由分割区域划分的多个元件区域；
凸块埋入工序，将至少所述凸块的头顶部埋入到粘合层；
掩模形成工序，在所述第2面形成被覆所述元件区域并且使所述分割区域露出的掩模；
保持工序，使所述第1面与由框架支承的保持带对置，来使所述基板保持于所述保持带；
载置工序，在所述掩模形成工序以及所述保持工序之后，将所述基板隔着所述保持带载置到设置在等离子体处理装置内的载置台；
单片化工序，在所述载置工序之后，对所述分割区域从所述第2面到所述第1面进行等离子体蚀刻，从所述基板形成多个元件芯片；和
凸块露出工序，在所述单片化工序之后，剥离所述粘合层，使所述凸块重新露出，
在所述凸块埋入工序中，形成由相邻的两个所述凸块、所述粘合层和所述第1面包围的空隙。
2.根据权利要求1所述的元件芯片的制造方法，所述凸块埋入工序通过将具备所述粘合层的保护带粘合于所述第1面来进行，
在所述保持工序中，使所述第1面隔着所述保护带与所述保持带对置，来使所述基板保持于所述保持带。
3.根据权利要求1所述的元件芯片的制造方法，所述保持带具备所述粘合层，
通过将至少所述凸块的所述头顶部埋入到所述保持带的所述粘合层，从而与所述凸块埋入工序一起进行所述保持工序。
4.根据权利要求1所述的元件芯片的制造方法，所述粘合层的厚度大于所述凸块的高度。
5.根据权利要求1所述的元件芯片的制造方法，所述基板具备半导体层和电路层，所述电路层层叠于所述半导体层的所述第1面侧，并且具备所述凸块，
在所述准备工序中，准备在所述分割区域露出了所述半导体层的所述基板。
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