CN107425843A - 一种耦合系数可调的磁链耦合型忆阻器模拟电路 - Google Patents

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Abstract

本发明公开了一种耦合系数可调的磁链耦合型忆阻器模拟电路，包括两个忆阻器模拟器和耦合电阻，忆阻器模拟器为磁链控制型忆阻器模拟器，耦合电阻为电位可连续平滑调节的滑动变阻器；每个忆阻器模拟器包括两个悬浮型接口和至少一个耦合接口，通过耦合接口接入与另一个忆阻器模拟器的等效磁链信号平方值成正比的变量。本发明不但可以展现单个忆阻器的动态和稳态特性，还可以模拟两个以上忆阻器之间的磁链耦合关系，便于从实验上研究磁链耦合型忆阻器模拟电路、以及与其他电路元件之间的串并联动态电路特性；本发明易于拓展成多磁链耦合型忆阻器模拟电路，代替普通电阻用于非易失性存储器、神经网络反馈系统、逻辑运算等新型电路和功能电路设计开发。

Description

一种耦合系数可调的磁链耦合型忆阻器模拟电路
技术领域
本发明涉及一种基于跨导型运算放大器、模拟乘法器和运算放大器三种有源器件以及若干电阻、电容等电路元器件组成的耦合系数可调的磁链耦合型忆阻器模拟电路。
背景技术
1976年，Leon Chua和Sung Mo Kang，依据电压、电流、电荷和磁链四个变量之间的关系，提出除了电阻、电感、电容外还存在第四种电路元器件，并命名为忆阻器。直到2008年，惠普实验室成功研制出基于二氧化钛薄膜的纳米级忆阻元器件，关于忆阻器的研究才引起学者广泛的重视。它是一种具有记忆特性的二端口无源非线性动态元器件，忆阻器的忆阻值非定值，而是取决于自通电以来流经忆阻器的电荷量和磁链量，而电荷量与磁链量又分别是流经忆阻器的电流积分和忆阻器两端的电压积分，故忆阻器具有“记忆”特性，可以记忆流经其的电路信息，并且断电后能保持信息不变，信息以忆阻值的形式保存在忆阻器内。根据忆阻器应用于记忆元件的潜在价值，忆阻器可以用于振荡器电路、逻辑运算电路、随机存取存储器、可编程模拟电路、神经元电路等，具有广阔的应用前景。因忆阻器尚未在市场中广泛推广，故许多研究者采用数学仿真或搭建等效模拟器的方式，模拟忆阻器的电路特性，以进一步推广忆阻器的潜在应用。在纳米级忆阻器组成的大规模集成电路中，紧密排列的忆阻器元件之间的耦合现象不可忽视，但是现有的忆阻器模拟器很少有涉及忆阻器之间的耦合现象。对耦合现象的研究正是研究忆阻器应用的动态和稳态特性的重要前提，该研究也能更好地推广忆阻器和其应用的相关研究。为了便于研究耦合型忆阻器的特性，设计简单、实用的耦合型忆阻器模拟器电路十分必要。
发明内容
发明目的：为了克服现有技术中存在的不足，本发明提供一种耦合系数可调的磁链耦合型忆阻器模拟电路，通过反向加法电路在两个磁链控制型忆阻器模拟器之间建立耦合关系，使两个忆阻器模拟器共同工作、相互耦合。
技术方案：为实现上述目的，本发明采用的技术方案为：
一种耦合系数可调的磁链耦合型忆阻器模拟电路，包括两个结构相同的忆阻器模拟器和耦合电阻，所述忆阻器模拟器为磁链控制型忆阻器模拟器，所述耦合电阻为电位可连续平滑调节的滑动变阻器；每个忆阻器模拟器包括两个悬浮型接口和至少一个耦合接口，通过耦合接口接入与另一个忆阻器模拟器的等效磁链信号平方值成正比的变量。
具体的，所述忆阻器模拟器包括四个跨导运算放大器U1～U4、两个模拟乘法器U5和U7、一个运算放大器U6、八个电阻和一个电容C1，四个跨导运算放大器U1～U4均具有电流传输特性和电压跟随特性；所述跨导运算放大器U1和跨导运算放大器U3将两个悬浮型接口间的电位差积分后转换成与磁链信号成正比的等效磁链信号；所述模拟乘法器U5将等效磁链信号与自身相乘得到与磁链信号平方值成正比的等效磁链信号平方值；所述运算放大器U6与电阻构成反相加法器，将等效磁链信号平方值通过耦合接口与另一个忆阻器模拟器的等效磁链信号平方值相加并反相放大后输出；所述模拟乘法器U7将反相加法器输出的电压与跨导运算放大器U1输出的电压相乘；模拟乘法器U7输出的电压作为跨导运算放大器U4的输入，跨导运算放大器U1输出的电压作为跨导运算放大器U2的输入，通过跨导运算放大器U4和跨导运算放大器U2保证两个悬浮型接口的电流大小相等。
更为具体的，所述跨导运算放大器采用AD844芯片实现，模拟乘法器采用AD633芯片实现，运算放大器采用TL084芯片实现。
更为具体的，所述跨导运算放大器U1的y引脚作为电流流入的悬浮型接口A，跨导运算放大器U3的y引脚作为电流流出的悬浮型接口B，跨导运算放大器U1的x引脚通过电阻R1接跨导运算放大器U2的x引脚；跨导运算放大器U1的p引脚同时接模拟乘法器U7的x1引脚和跨导运算放大器U2的y引脚，跨导运算放大器U3的p引脚同时接模拟乘法器U5的x1引脚和y1引脚；模拟乘法器U5的x2引脚同时接自身的z引脚和y2引脚；模拟乘法器U7的w引脚接跨导运算放大器U4的y引脚，模拟乘法器U7的x2引脚接自身的y1引脚，跨导运算放大器U2的z引脚接悬浮型接口A，跨导运算放大器U4的z引脚接悬浮型接口B。
有益效果：本发明提供的耦合系数可调的磁链耦合型忆阻器模拟电路，通过调节每个忆阻器模拟器中的耦合电阻即可实现两个忆阻器模拟器耦合强度的平滑调节，从而控制每个忆阻器模拟器的忆导值。本发明可以用于在硬件上模拟纳米级忆阻器元件的动态控制特性，分析忆阻器之间的耦合关系和耦合强度对设计新型纳米级忆阻器集成电路及功能电路的影响，利用忆阻器之间的耦合关系开发新型电路，具体如下：
1、本电路在接入电路时无“一端必须接地”限制，可灵活地与其他电路器件连接；
2、本发明可以模拟磁链控制型忆阻器的耦合关系，便于对耦合忆阻器动态、稳态特性进行大量的实验研究，以便于验证与耦合忆阻器电路有关的理论分析；
3、本发明可以十分方便地拓展成多耦合忆阻器模拟器，以便于研究多个忆阻器之间耦合的物理特性；
4、本发明易于硬件电路实现，可在一定条件下替代真实耦合忆阻器完成物理实验测试，便于利用忆阻器耦合关系开发新的应用电路；本发明通过反向加法电路在两个磁链控制型忆阻器模拟器之间建立耦合关系，两个忆阻模拟器共同工作、相互耦合。
附图说明
图1为本发明的磁链控制型忆阻器模拟器电路示意图；
图2为本发明的耦合系数可调的两磁链耦合型忆阻器模拟电路示意图；
图3为未接入耦合电阻时和接入5kΩ耦合电阻时系统电流电压相位对比图；
图4为接入3kΩ耦合电阻和接入5kΩ耦合电阻时系统电流电压相位对比图。
图中：U11、U12、U21、U22、U31、U32、U41、U42为跨导放大器(AD844芯片)；U51、U52、U71、U72为模拟乘法器(AD633芯片)；U61、U62为运算放大器(TL084芯片)；R11、R12、R21、R22、R31、R32、R51、R52、R61、R62、R71、R72、R81、R82、Rf1、Rf2为电阻；R41、R42为滑动变阻器；C11、C12为电容。
具体实施方式
下面结合附图对本发明作更进一步的说明。
一种耦合系数可调的磁链耦合型忆阻器模拟电路，包括两个结构相同的忆阻器模拟器和耦合电阻，所述忆阻器模拟器为磁链控制型忆阻器模拟器，所述耦合电阻为电位可连续平滑调节的滑动变阻器；每个忆阻器模拟器包括两个悬浮型接口和至少一个耦合接口，通过耦合接口接入与另一个忆阻器模拟器的等效磁链信号平方值成正比的变量。该方案中包含两个部分的设计：一是忆阻器模拟器的实现；二是两个忆阻器模拟器的耦合。下面就这两个部分及相关计算进行说明。
一、忆阻器模拟器的实现
耦合系数可调的磁链耦合型忆阻器模拟电路由两个独立工作的忆阻器模拟器MR1和MR2构成，忆阻器模拟器由常见有源芯片和基本电路元件组成。如图1所示，忆阻器模拟器包括7个有源器件：四个跨导运算放大器U1～U4(AD844芯片)、两个模拟乘法器U5和U7(AD633芯片)和一个运算放大器U6(TL084芯片)；忆阻器模拟器同时还包括八个电阻R1～R8和一个电容C1，辅助有源器件完成运算工作。
每个忆阻器模拟器有正负两个悬浮型接口，悬浮型接口A为正端，悬浮型接口B为负端，在悬浮型接口A和悬浮型接口B之间接入激励电压vAB，则将有电流流入忆阻器模拟器的内部电路，从悬浮型接口A流入电流为iMR；悬浮型接口A同时与跨导运算放大器U1的y引脚和跨导运算放大器U2的z引脚相连，悬浮型接口B同时与跨导运算放大器U3的y引脚和跨导运算放大器U4的z引脚相连，跨导运算放大器U1的x引脚通过电阻R1与跨导运算放大器U3的x引脚相连，流过电阻R1的电流为i1，电流方向如图1所示；跨导运算放大器U1的z引脚通过电阻R2接地，流过电阻R2的电流为i2，电流方向如图1所示；跨导运算放大器U1的p引脚同时与跨导运算放大器U2的y引脚和模拟乘法器U7的x1引脚相连，跨导运算放大器U1的p引脚输出电压vu1；模拟乘法器U7的x2引脚和y1引脚接地，模拟乘法器U7的y2引脚与运算放大器U6的输出端相连，模拟乘法器U7的w引脚同时接跨导运算放大器U4的y引脚和电阻R6的一端，模拟乘法器U7的z引脚同时接电阻R6的另一端和电阻R7的一端，电阻R7的另一端接地，模拟乘法器U7的w引脚输出电压vu5；跨导运算放大器U2的x引脚通过电阻R8与跨导运算放大器U4的x引脚相连，流过电阻R8的电流为i3，电流方向如图1所示，跨导运算放大器U2的p引脚和跨导运算放大器U4的p引脚均悬空，流入跨导运算放大器z端口的电流为i4；跨导运算放大器U3的z引脚通过电容C1接地，跨导运算放大器U3的p引脚同时与模拟乘法器U5的x1引脚和y1引脚相连，跨导运算放大器U3的p引脚输出电压vu2；模拟乘法器U5的x2引脚、y2引脚和z引脚均接地，模拟乘法器U5的w引脚接电阻R3的一端，模拟乘法器U5的w引脚输出电压vu3；电阻R3的另一端与运算放大器U6的反相输入端“-”相连，同时电阻R3的另一端还通过电阻Rf与运算放大器U6的输出端相连，运算放大器U6输出电压vu4，运算放大器U6的正相输入端“+”通过电阻R5接地。
二、两个忆阻器模拟器的耦合
模拟乘法器U51的w引脚通过电阻R42接运算放大器U62的反相输入端“-”，实现忆阻器模拟器MR1对忆阻器模拟器MR2的耦合作用；模拟乘法器U52的w引脚通过电阻R41接运算放大器U61的反相输入端“-”，实现忆阻器模拟器MR2对忆阻器模拟器MR1的耦合作用
三、以忆阻器模拟器MR1为例进行计算说明
忆阻器模拟器MR1有两个输入端：正输入端A1和负输入端B1。正、负输入端对应于忆阻器模拟器MR1的正负极。查询AD844的芯片手册可知，AD844具有8个接线引脚，其中x引脚电压跟随y引脚电压，则流过电阻R11的电流为：
此外，根据AD844的芯片手册可知，流入x引脚的电流和流入z引脚的电流大小相等方向相同，电容C11接于跨导运算放大器AD844-U31的z引脚和地之间，则在时间为t时，流经电容C11的电荷量可表示为：
其中：表示磁链，等于vA1B1关于时间的积分。根据AD844的芯片手册可知，p引脚电压跟随z引脚电压，可得：
QC11＝(-1)×C11×vu21
所以可以得到vu21的表达式为：
同样，根据AD844的电压跟随原理和电流传递原理，可得流经电阻R21的电流为：
根据流经电阻R21的电流得到跨导运算放大器AD844-U11的p引脚的输出电压vu11：
根据AD633的芯片手册可知，AD633-U51的w引脚的输出电压vu31的表达式为：
同理可得，忆阻器模拟器MR2中AD633-U52的w引脚的输出电压vu32为：
首先，不考虑忆阻器模拟器之间的耦合作用(图1中的耦合接口悬空)，运算放大器TL084-U61与电阻R31、R51、Rf1构成一个反相加法器电路，此反相加法器有一个输入信号vu31和一个输出信号vu41，其电压关系式可以表示为：
所以运算放大器TL084-U61的输出电压可以表示为：
根据AD633的芯片手册，乘法器AD633-U71的输出电压可计算为：
根据AD844的芯片手册可知，其y引脚无电流流入。因此，流入正输入端A1的电流将不流经AD844-U11和AD844-U31，而直接流经AD844-U21和AD844-U41的z引脚。根据AD844-U21、AD844-U41电压跟随特性和AD844-U21、AD844-U41的电流传输特性，可得到流经电阻R81的电流和流入忆阻器模拟器MR1的电流相等，可计算为：
根据忆导值的定义，可计算出磁链控制的忆阻器模拟器MR1的忆导值的表达式为：
其中，忆导值的变化率为忆导值初始值为
如果考虑两个忆阻器模拟器MR1和MR2之间的耦合，将两个模拟器电路中的耦合接口通过一定的方式连接，即可形成磁链耦合忆阻器模型，如图2所示。两个忆阻器模拟器MR1和MR2的端口均为悬浮，MR1的耦合接口通过电阻R41连接至MR2电路中AD633-U52的输出端，MR2的耦合接口通过电阻R42连接至MR2电路中AD633-U51的输出端。因U51和U52的输出端电压vu31和vu32分别与忆阻器模拟器MR1和MR2的磁链平方数值成线性正比关系，由此两个忆阻器模拟器之间形成了磁链耦合关系，工作状态通过磁链相互影响。忆阻器模拟器耦合时的表达式可由以下过程获得。
考虑磁链耦合，MR1中反相加法器的电压关系式可以表示为：
由此可得到反相加法器的输出电压为：
乘法器AD633-U71的输出电压可计算为：
根据前文计算可类比得到流经电阻R81的电流和流入忆阻器模拟器MR1的电流为：
根据忆导值的定义，可计算出经过耦合连接后的磁链控制的忆阻器模拟器MR1忆导值的表达式为：
其中，忆阻器模拟器MR1忆导值的变化率为耦合系数为忆导值初始值为
同理可得，忆阻器模拟器MR2忆导值的表达式为：
其中，忆阻器模拟器MR2忆导值的变化率为耦合系数为忆导值初始值为
上述关系式中，忆导值W1和W2的单位是毫西门子(mS)。上述计算表面，通过改变模拟器中耦合电阻R41和R42的值即可方便地调节耦合忆阻器之间的耦合强度，并进一步改变忆阻器的忆导值，便于灵活的应用，揭示纳米级忆阻器集成电路中忆阻器间的耦合特性及其影响。
四、电路仿真
为了验证发明的耦合忆阻模拟器的可工作性，拟对该耦合系数可调的磁链耦合型忆阻器模拟电路进行PSpice仿真实验验证。两个耦合忆阻器之间的耦合电阻R41和R42采用最大阻值为5kΩ的可调电位器，可以平滑地调节耦合忆阻器的耦合系数，以便于研究不同耦合系数对两磁链耦合型忆阻器模拟电路动态特性的影响。两个忆阻器模拟器的激励源为vA1B1＝sin(100π)V、vA2B2＝sin(100π)V，分别加于端口“A1～B1”和端口“A2～B2”之间。表1给出了磁链耦合型忆阻器模拟电路的试验参数。图3为“不接入耦合电阻R41”和“R41＝5k”的情况。
根据已有的研究，忆阻器的伏安特性图具有电流和电压同时过零，并且电压-电流相图呈斜“8”字形磁滞回线的特点。随着改变忆阻器间耦合强度对于忆导值的影响，忆阻器磁滞回线形状和幅值也会相应地改变。
在PSpice仿真中，拟使用电阻R81两端的电压等效代替流过忆阻器的电流，电压参考方向与电流i31保持一致。通过对比PSpice仿真结果两个单独耦合忆阻器之间无耦合连接时和有耦合连接时忆阻器MR1的伏安特性磁滞回线形状和幅值有所不同。通过PSpice仿真结果图4中“R41＝5k”和“R41＝3k”可知，在其他电路不变时，若考虑忆阻器之间的耦合，调节耦合电阻可以调节忆阻器之间的耦合强度可进一步调节忆阻器的伏安特性。
表1元件参数表
元件 参数 元件 参数
R11 15kΩ R12 10kΩ
R21 60kΩ R22 60kΩ
R31 2kΩ R32 2kΩ
R41 5kΩ可调电位器 R42 5kΩ可调电位器
R51 1kΩ R52 1kΩ
R61 5kΩ R62 5kΩ
R71 28kΩ R72 28kΩ
R81 3kΩ R82 3kΩ
Rf1 1kΩ Rf2 1kΩ
C11 80nF C12 80nF
表格中选取的仿真参数中R11和R12的值不同，根据模拟电路中计算等效忆导值的表达式可知，两个忆阻器模拟器的忆导值的变化率和忆导值初始值不同，说明了不同参数条件下的忆阻器模拟器之间耦合的可行性。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种耦合系数可调的磁链耦合型忆阻器模拟电路，其特征在于：包括两个结构相同的忆阻器模拟器和耦合电阻，所述忆阻器模拟器为磁链控制型忆阻器模拟器，所述耦合电阻为电位可连续平滑调节的滑动变阻器；每个忆阻器模拟器包括两个悬浮型接口和至少一个耦合接口，通过耦合接口接入与另一个忆阻器模拟器的等效磁链信号平方值成正比的变量。
2.根据权利要求1所述的耦合系数可调的磁链耦合型忆阻器模拟电路，其特征在于：所述忆阻器模拟器包括四个跨导运算放大器U1～U4、两个模拟乘法器U5和U7、一个运算放大器U6、八个电阻和一个电容C1，四个跨导运算放大器U1～U4均具有电流传输特性和电压跟随特性；所述跨导运算放大器U1和跨导运算放大器U3将两个悬浮型接口间的电位差积分后转换成与磁链信号成正比的等效磁链信号；所述模拟乘法器U5将等效磁链信号与自身相乘得到与磁链信号平方值成正比的等效磁链信号平方值；所述运算放大器U6与电阻构成反相加法器，将等效磁链信号平方值通过耦合接口与另一个忆阻器模拟器的等效磁链信号平方值相加并反相放大后输出；所述模拟乘法器U7将反相加法器输出的电压与跨导运算放大器U1输出的电压相乘；模拟乘法器U7输出的电压作为跨导运算放大器U4的输入，跨导运算放大器U1输出的电压作为跨导运算放大器U2的输入，通过跨导运算放大器U4和跨导运算放大器U2保证两个悬浮型接口的电流大小相等。
3.根据权利要求2所述的耦合系数可调的磁链耦合型忆阻器模拟电路，其特征在于：所述跨导运算放大器采用AD844芯片实现，模拟乘法器采用AD633芯片实现，运算放大器采用TL084芯片实现。
4.根据权利要求3所述的耦合系数可调的磁链耦合型忆阻器模拟电路，其特征在于：所述跨导运算放大器U1的y引脚作为电流流入的悬浮型接口A，跨导运算放大器U3的y引脚作为电流流出的悬浮型接口B，跨导运算放大器U1的x引脚通过电阻R1接跨导运算放大器U2的x引脚；跨导运算放大器U1的p引脚同时接模拟乘法器U7的x1引脚和跨导运算放大器U2的y引脚，跨导运算放大器U3的p引脚同时接模拟乘法器U5的x1引脚和y1引脚；模拟乘法器U5的x2引脚同时接自身的z引脚和y2引脚；模拟乘法器U7的w引脚接跨导运算放大器U4的y引脚，模拟乘法器U7的x2引脚接自身的y1引脚，跨导运算放大器U2的z引脚接悬浮型接口A，跨导运算放大器U4的z引脚接悬浮型接口B。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108491567A (zh) * 2018-02-05 2018-09-04 杭州电子科技大学 一种磁通控制型忆阻器的Simulink建模方法
CN109474209A (zh) * 2018-10-29 2019-03-15 杭州电子科技大学 一种具有内阻自适应调节功能的磁链测量电路
CN113054986A (zh) * 2021-03-11 2021-06-29 杭州电子科技大学 一种三端可控型忆阻器模拟电路
CN113078883A (zh) * 2021-02-25 2021-07-06 广东技术师范大学 一种磁通控制型忆容器等效电路及其控制方法
CN113570048A (zh) * 2021-06-17 2021-10-29 南方科技大学 基于电路仿真的忆阻器阵列神经网络的构建及优化方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160378896A1 (en) * 2015-06-23 2016-12-29 King Fahd University Of Petroleum And Minerals Floating memristor emulator

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160378896A1 (en) * 2015-06-23 2016-12-29 King Fahd University Of Petroleum And Minerals Floating memristor emulator

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
DONGSHENG YU 等: "A Floating Memristor Emulator Based Relaxation Oscillator", 《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS》 *
DONGSHENG YU 等: "Dynamic Behavior of Coupled Memristor Circuits", 《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS》 *
李贵三 等: "悬浮型忆容器电路模型及其滤波电路分析", 《系统仿真学报》 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108491567A (zh) * 2018-02-05 2018-09-04 杭州电子科技大学 一种磁通控制型忆阻器的Simulink建模方法
CN108491567B (zh) * 2018-02-05 2021-09-07 杭州电子科技大学 一种磁通控制型忆阻器的Simulink建模方法
CN109474209A (zh) * 2018-10-29 2019-03-15 杭州电子科技大学 一种具有内阻自适应调节功能的磁链测量电路
CN113078883A (zh) * 2021-02-25 2021-07-06 广东技术师范大学 一种磁通控制型忆容器等效电路及其控制方法
CN113078883B (zh) * 2021-02-25 2023-06-23 广东技术师范大学 一种磁通控制型忆容器等效电路及其控制方法
CN113054986A (zh) * 2021-03-11 2021-06-29 杭州电子科技大学 一种三端可控型忆阻器模拟电路
CN113054986B (zh) * 2021-03-11 2022-08-16 杭州电子科技大学 一种三端可控型忆阻器模拟电路
CN113570048A (zh) * 2021-06-17 2021-10-29 南方科技大学 基于电路仿真的忆阻器阵列神经网络的构建及优化方法
CN113570048B (zh) * 2021-06-17 2022-05-31 南方科技大学 基于电路仿真的忆阻器阵列神经网络的构建及优化方法

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