CN107359129B - 一种用于多层键合堆叠的键合结构制作方法和键合结构 - Google Patents
一种用于多层键合堆叠的键合结构制作方法和键合结构 Download PDFInfo
- Publication number
- CN107359129B CN107359129B CN201710449132.6A CN201710449132A CN107359129B CN 107359129 B CN107359129 B CN 107359129B CN 201710449132 A CN201710449132 A CN 201710449132A CN 107359129 B CN107359129 B CN 107359129B
- Authority
- CN
- China
- Prior art keywords
- bonding
- dielectric layer
- point
- hole
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 229910052751 metal Inorganic materials 0.000 claims abstract description 81
- 239000002184 metal Substances 0.000 claims abstract description 81
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000012546 transfer Methods 0.000 claims abstract description 20
- 230000008021 deposition Effects 0.000 claims abstract description 14
- 150000002739 metals Chemical class 0.000 claims abstract description 7
- 239000000126 substance Substances 0.000 claims abstract description 5
- 238000000926 separation method Methods 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 229910052718 tin Inorganic materials 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- 238000012545 processing Methods 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910008599 TiW Inorganic materials 0.000 claims description 3
- 229910052681 coesite Inorganic materials 0.000 claims description 3
- 229910052906 cristobalite Inorganic materials 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052682 stishovite Inorganic materials 0.000 claims description 3
- 229910052905 tridymite Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010408 film Substances 0.000 claims description 2
- 239000004642 Polyimide Substances 0.000 claims 1
- 229920001721 polyimide Polymers 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 abstract description 48
- 238000000034 method Methods 0.000 abstract description 11
- 238000013461 design Methods 0.000 abstract description 10
- 238000000151 deposition Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 230000009286 beneficial effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 229910018503 SF6 Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 235000019407 octafluorocyclobutane Nutrition 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 239000004341 Octafluorocyclobutane Substances 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- BCCOBQSFUDVTJQ-UHFFFAOYSA-N octafluorocyclobutane Chemical compound FC1(F)C(F)(F)C(F)(F)C1(F)F BCCOBQSFUDVTJQ-UHFFFAOYSA-N 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- MEYZYGMYMLNUHJ-UHFFFAOYSA-N tunicamycin Natural products CC(C)CCCCCCCCCC=CC(=O)NC1C(O)C(O)C(CC(O)C2OC(C(O)C2O)N3C=CC(=O)NC3=O)OC1OC4OC(CO)C(O)C(O)C4NC(=O)C MEYZYGMYMLNUHJ-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明特别涉及一种用于多层键合堆叠的键合结构制作方法和键合结构。方法包括：在晶圆的介质层表面预设位置处沉积正面键合点，晶圆包括第一基底和介质层，介质层包含多个金属连接点；将部分金属连接点引出，形成金属转移点；在金属转移点处进行通孔刻蚀，形成多个通孔；对通孔内部进行导电金属淀积，填充通孔；对基底远离介质层的表面进行减薄和化学机械平坦化处理，直至露出导电金属，以导电金属为背面键合点，形成正面和背面都有键合点的用于多层键合堆叠的键合结构。通过本发明的方法能实现多个晶圆或芯片的键合堆叠，可以有效提高集成电路芯片线路设计的自由性以及芯片的有效利用面积，减少了由于连线太长造成的电阻大以及带宽降低等问题。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种用于多层键合堆叠的键合结构制作方法和键合结构。
背景技术
随着电子产品，特别是便携式产品如移动电话的体积变得越来越小，但同时必须能提供越来越多的功能，所以有必要集成多个功能芯片，电子元件如半导体器件是一个多叠层结构制成的。
为了电连接不同层里的元件，硅通孔(TSV)技术可以被用来提供电互连，并提供机械支撑。在硅通孔技术里，通过在每个硅晶圆特定区域进行打孔，并且在孔里填充金属。最后将每个打孔后的硅晶圆堆叠键合在一起，切割成单颗芯片，这样不仅会损失每个芯片的有效面积，而且会因为互连线太长导致芯片电阻变大以及带宽降低等问题，更主要的是由于互连通孔的位置只能在硅晶圆的特定区域这样严重限制了线路设计的自由性。
发明内容
本发明提供了一种用于多层键合堆叠的键合结构制作方法和键合结构，解决了以上所述的技术问题。
本发明解决上述技术问题的技术方案如下：一种用于多层键合堆叠的键合结构制作方法，包括以下步骤:
步骤1，在晶圆的介质层表面预设位置处沉积正面键合点，所述晶圆包括基底和介质层，所述介质层包含多个金属连接点；
步骤2，将所述介质层的部分金属连接点引出至介质层表面没有电路的位置，形成金属转移点；
步骤3，在金属转移点处进行通孔刻蚀，形成多个通孔，每个通孔均延伸到所述基底的内部；
步骤4，对所述通孔内部进行导电金属淀积，填充所述通孔；
步骤5，翻转所述晶圆，对所述基底远离所述介质层的表面进行减薄和化学机械平坦化处理，直至露出所述步骤4中沉积的导电金属，所述导电金属作为背面键合点，形成正面和背面都有键合点的用于多层键合堆叠的键合结构。
本发明的有益效果是：本发明的技术方案通过在晶圆的介质层表面形成正面键合点，在基底远离所述介质层的表面形成背面键合点,生成正面和背面都有键合点的用于多层键合堆叠的键合结构，以所述键合结构可以实现多个晶圆或芯片的键合堆叠，可以有效的提高集成电路芯片线路设计的自由性以及芯片的有效利用面积，减少了由于连线太长造成的电阻大以及带宽降低等问题。
进一步，所述介质层为多层结构，所述介质层的每一层都包含多个金属连接点。
进一步，步骤2中，对所述介质层中任意一层的金属连接点进行引出,形成金属转移点。
采用上述进一步方案的有益效果是：通过对介质层中任意一层的金属连接点进行引出可以有效的提高集成电路芯片线路设计的自由性。
进一步，步骤3中，所述通孔刻蚀采用干法刻蚀形成所述通孔。
采用上述进一步方案的有益效果是：干法刻蚀得到的图形精度高，不会出现湿法腐蚀产生的侧腐蚀，保证了图形的完整性。
进一步，所述通孔相对于晶圆的垂直方向具有预设范围的倾斜角度。
采用上述进一步方案的有益效果是：通孔具有预设范围的倾斜角度可以提高填充金属沉积的粘附力，同时也可以提高沉积的隔离层的粘附力。
进一步，所述导电金属的材料为Sn、Au、Ag、Cu、Ni、Cr、Ti、W和TiW中的一种或者多种的组合。
采用上述进一步方案的有益效果是：通过沉积导电金属作为背面键合点可以实现与其它晶圆或者芯片之间的键合。
进一步，在步骤4和步骤5之间还包括隔离层沉积步骤,具体为:在所述通孔内部沉积隔离层，所述隔离层形成于通孔的内壁，通过干法刻蚀或者湿法腐蚀对所述隔离层进行处理。
采用上述进一步方案的有益效果是：通过在通孔的内壁形成所述隔离层，之后在通孔沉积导电金属，这样可以有效防止芯片内部的短路。
进一步，在步骤5之后还包括切割步骤,具体为:将所述用于多层键合堆叠的键合结构切割形成至少一个键合芯片结构。
采用上述进一步方案的有益效果是：通过将用于多层键合堆叠的键合结构切割形成至少一个键合芯片结构，可以实现芯片和芯片之间的键合堆叠。
为了解决本发明的技术问题，还提供了一种键合结构，包括基底、介质层、设置在介质表面的正面键合点和设置在基底远离所述介质层的表面的背面键合点，所述背面键合点为将所述介质层的部分金属连接点引出至介质层表面没有电路的位置，形成金属转移点，在金属转移点处进行通孔刻蚀，形成多个通孔，每个通孔均延伸到所述基底的内部，对所述通孔内部进行导电金属淀积，填充所述通孔，翻转所述晶圆，对所述基底远离所述介质层的表面进行减薄和化学机械平坦化处理，直至露出沉积的导电金属而形成的。
本发明的有益效果是：本发明提供的键合结构可以用于实现多个晶圆或芯片的键合堆叠，可以有效的提高集成电路芯片线路设计的自由性以及芯片的有效利用面积，减少了由于连线太长造成的电阻大以及带宽降低等问题。
进一步，所述介质层为多层结构，所述介质层的每一层都包含多个金属连接点。
采用上述进一步方案的有益效果是：介质层的每一层都包含多个金属连接点，可以对任意金属连接点进行转移从而提高集成电路芯片线路设计的自由性。
附图说明
图1为本发明一种用于多层键合堆叠的键合结构制作方法流程示意图；
图2为图1实施例中在晶圆介质层表面沉积正面键合点纵切面示意图；
图3为图1实施例中在晶圆上形成金属转移点纵切面示意图；
图4为图1实施例中在晶圆上形成通孔纵切面示意图；
图5为图1实施例中在晶圆上的通孔填充导电金属纵切面示意图；
图6为图1实施例中在晶圆上形成键合结构纵切面示意图；
图7为第一晶圆结构示意图；
图8为第二晶圆结构示意图；
图9为图7所示结构、图8所示结构与图6所示结构键合堆叠后形成的结构示意图；
图10为两个图6所示结构键合在一起的结构示意图；
图11为图7所示结构、图8所示结构与图10所示结构键合堆叠后形成的结构示意图。
附图中，各标号所代表的部件列表如下：
1、金属连接点，2、正面键合点，3、金属转移点，4、通孔，5、导电金属，6、背面键合点，101、基底，102、介质层，103、第一基底，104、第一介质层，105、第一键合点，106、第二基底，107、第二介质层，108、第二键合点。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、接口、技术之类的具体细节，以便透切理解本发明。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。
集成电路(integrated circuit)是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶圆或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进。
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
结合图1至6对本发明进行实施例中的一种用于多层键合堆叠的键合结构制作方法进行详细描述，一种用于多层键合堆叠的键合结构制作方法流程示意图，包括以下步骤：
步骤1，在晶圆的介质层102表面预设位置处沉积正面键合点2，所述晶圆包括基底101和介质层102，所述介质层包含多个金属连接点1；
步骤2，将所述介质层102的部分金属连接点1引出至介质层102表面没有电路的位置，形成金属转移点3；
步骤3，在金属转移点3处进行通孔刻蚀，形成多个通孔4，每个通孔4均延伸到所述基底101的内部；
步骤4，对所述通孔内部进行导电金属5淀积，填充所述通孔4；
步骤5，翻转所述晶圆，对所述基底101远离所述介质层102的表面进行减薄和化学机械平坦化处理，直至露出所述沉积的导电金属5，所述导电金属5作为背面键合点6，形成正面和背面都有键合点的用于多层键合堆叠的键合结构。
本发明的技术方案通过在晶圆的介质层表面形成正面键合点，在基底远离所述介质层的表面形成背面键合点,生成正面和背面都有键合点的用于多层键合堆叠的键合结构，以所述键合结构可以实现多个晶圆或芯片的键合堆叠，可以有效的提高集成电路芯片线路设计的自由性以及芯片的有效利用面积，减少了由于连线太长造成的电阻大以及带宽降低等问题。
结合图7至9，下面介绍三个晶圆键合的过程。图7所示结构为第一晶圆，包括第一基底103、第一介质层104和位于第一介质层表面的第一键合点105；图8所示结构为第二晶圆，包括第二基底106、第二介质107和位于第二介质层表面的第二键合点108；图9所示结构为图7所示结构、图8所示结构与图6所示结构键合堆叠后形成的结构。图6所示键合结构基底表面露出的金属层形成的背面键合点6与第一晶圆的第一键合点105键合，图6所示键合结构介质层表面的正面键合点2与第二晶圆的第二键合点108键合。
上述实施例，通过图6所示键合结构的背面键合点与第一晶圆的第一键合点键合，以图6所示键合结构的正面键合点与第二晶圆第二键合点键合可以实现三个晶圆级的集成电路的连接。
结合图10至11，下面介绍四个晶圆键合的过程。图10所示结构为两个图6所示键合结构进行键合的结构示意图，所述一个图6所示的键合结构的背面键合点与另外一个图6所示的正面键合点进行键合，形成具有背面键合点6和正面键合点2的晶圆键合结构。图11所示结构为图7所示结构、图8所示结构与图10所示结构键合堆叠后形成的结构，图10所示键合结构基底表面露出的金属层形成的背面键合点6与第一晶圆的第一键合点105键合，图10所示键合结构介质层表面的正面键合点2与第二晶圆的第二键合点108键合。
上述实施例，通过图10所示键合结构基底表面露出的金属层形成的背面键合点与第一晶圆的第一键合点键合，以图10所示键合结构介质层表面的正面键合点与第二晶圆的第二键合点键合，可以实现四个晶圆级的集成电路的连接。
在本发明的其它实施例中，采用多个图6所示键合结构进行键合，形成具有背面键合点和正面键合点键合结构，以所述键合结构的背面键合点与第一晶圆的第一键合点键合，以所述键合结构的正面键合点与第二晶圆的第二键合点键合，形成多个晶圆的键合堆叠结构。
本发明的一个实施例中，步骤5之后还包括切割步骤,具体为:将所述键合结构切割形成至少一个键合芯片结构,采用所述其中任意一个键合芯片结构进行键合堆叠。所述任意一个键合芯片具有正面键合点和背面键合点，以所述任意一个键合芯片的背面键合点与第一芯片的第一键合点键合，以所述键合芯片的正面键合点与第二芯片的第二键合点键合。上述实施例通过一个键合芯片结构、第一芯片与第二芯片进行键合，可以实现三个芯片级的集成电路的连接。
当然在其他实施例中，采用多个键合芯片结构进行键合，形成具有正面键合点和背面键合点的键合结构，之后以所述键合结构的背面键合点与第一芯片的第一键合点键合，以所述键合结构的正面键合点与第二芯片的第二键合点键合进行键合。上述实施例可以实现三个以上芯片级的集成电路的连接。
在本发明的一个实施例中，所述介质层102为多层结构，所述介质层102的每一层都包含多个金属连接点1。通过在所述介质层102表面预设位置沉积正面键合点2。所述正面键合点2的材料为Sn、Cr、Ti、Al、Au、Ag、Pt、Ni和Cu中的一种或多种组合。
具体的，在本发明的一个实施例中，通过采用电子束蒸发的方式沉积正面键合点2，沉积的材料从下至上依次是Al/Cu、Au/Sn或Ni/Au/Sn等等。当然，在其它具体实施例中可以采用溅射的方式沉积所述正面键合点，或者采用热蒸发的方式沉积上述正面键合点。
上述实施例通过溅射的方式沉积正面键合点，溅射的金属层膜致密性好，粘附力强，通过蒸发的方式沉积正面键合点，沉积速率快。
在本发明的一个实施例中，通过对介质层中任意一层的金属连接点1进行引出,形成金属转移点3。具体的，在本发明的一个实施例中，通过蒸发金属实现对金属连接点1引出，所述蒸发金属的材料从下至上依次是Al/Cu或者Ni/Au/Sn等等。
上述实施例通过对任意金属连接点进行转移可以提高集成电路芯片线路设计的自由性。
在本发明的一个实施例中，在金属转移点处进行通孔刻蚀，形成多个通孔4，每个通孔4均延伸到所述基底的内部。具体的，通过干法刻蚀所述通孔，采用SF6(即六氟化硫)和C4F8(即八氟环丁烷)的混合气体作为刻蚀气体，采用C4F8生成聚合物沉积在晶圆的侧壁表面，进而对侧壁进行保护，SF6被激发为等离子体，等离子体在下电极射频电源的作用下，对晶圆表面进行轰击刻蚀。
在本发明的一个实施例中，所述通孔相对于晶圆的垂直方向具有预设范围的倾斜角度，所述倾斜角度范围为1-20度。例如5度、10度或者15度等等。
上述实施例中通孔具有预设范围的倾斜角度可以提高填充金属沉积的粘附力，同时也可以提高沉积的隔离层的粘附力。
在本发明的一个实施例中，步骤4中，沉积导电金属5的材料为Sn、Au、Ag、Cu、Ni、Cr、Ti、W和TiW中的一种或者多种的组合。
具体的，在本发明的一个实施例中,采用电子束蒸发的方式沉积Cu作为导电金属。
上述实施例通过沉积导电金属作为背面键合点可以实现与其它晶圆或者芯片之间的键合。
在本发明的一个实施例中，步骤4和步骤5之间还包括隔离层沉积步骤,具体为:在所述通孔内部沉积隔离层，所述隔离层形成于通孔的内壁，通过干法刻蚀或者湿法腐蚀对所述隔离层进行处理。
在本发明的一个实施例中，所述隔离层材料为PETEOS薄膜、SiO2、氮化硅和聚酰亚胺中的任意一种或者几种的组合。
具体的，以TEOS(正硅酸乙酯)和氧气为原料，采用PECVD(等离子体增强化学气相沉积)沉积PETEOS薄膜，在其它实施例中，以硅烷和N2O为原料，采用PECVD(等离子体增强化学气相沉积)沉积SiO2薄膜，通过光刻的方法将需要留下的隔离层保护起来，之后通过采用BOE湿法腐蚀的方法得到所需要的图案。或者在其它实施例中，采用CF4或者CHF3和氧气作为刻蚀气体，在等离子体刻蚀机里面进行干法刻蚀，形成所需要的图案。优选的在其它实施例中，以SiH2Cl2(即二氯二氢硅)和NH3(即氨气)为原料，在LPCVD设备中生长氮化硅薄膜作为隔离层，采用CF4或者CHF3和氧气作为刻蚀气体，在等离子体刻蚀机里面进行干法刻蚀，形成所需要的图形。
上述实施例通过在通孔沉积隔离层可以有效的防止芯片中的不同层之间的金属连接点之间的短路，提高了芯片的可靠性。
如图6所示，在本发明的一个实施例中，还提供了一种键合结构，所述键合结构包括基底101、介质层102、设置在介质表面的正面键合点2和设置在基底远离所述介质层的表面的背面键合点6，所述背面键合点6为将所述介质层的部分金属连接点1引出至介质层表面没有电路的位置，形成金属转移点3，在金属转移点处进行通孔刻蚀，形成多个通孔4，每个通孔均延伸到所述基底101的内部，对所述通孔内部进行导电金属5淀积，填充所述通孔，翻转所述晶圆，对所述基底远离所述介质层的表面进行减薄和化学机械平坦化处理，直至露出沉积的导电金属5而形成的。
上述实施例提供的键合结构可以用于实现多个晶圆和芯片的键合堆叠，可以有效的提高集成电路芯片线路设计的自由性以及芯片的有效利用面积，减少了由于连线太长造成的电阻大以及带宽降低等问题。
在本发明的一个实施例中，所述键合结构的介质层102为多层结构，所述介质层102的每一层都包含多个金属连接点1。
上述实施例介质层的每一层都包含多个金属连接点，可以对任意金属连接点进行转移从而提高集成电路芯片线路设计的自由性。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种用于多层键合堆叠的键合结构制作方法，其特征在于，包括以下步骤:
步骤1，在晶圆的介质层表面预设位置处沉积正面键合点，所述晶圆包括基底和介质层，所述介质层包含多个金属连接点；
步骤2，将所述介质层的部分金属连接点引出至介质层表面没有电路的位置，形成金属转移点；
步骤3，在金属转移点处进行通孔刻蚀，形成多个通孔，每个通孔均延伸到所述基底的内部；
步骤4，对所述通孔内部进行导电金属淀积，填充所述通孔；
步骤5，翻转所述晶圆，对所述基底远离所述介质层的表面进行减薄和化学机械平坦化处理，直至露出所述步骤4中沉积的导电金属，所述导电金属作为背面键合点，形成正面和背面都有键合点的用于多层键合堆叠的键合结构。
2.根据权利要求1所述的一种用于多层键合堆叠的键合结构制作方法，其特征在于，所述介质层为多层结构，所述介质层的每一层都包含多个金属连接点。
3.根据权利要求2所述的一种用于多层键合堆叠的键合结构制作方法，其特征在于，步骤2中，对所述介质层中任意一层的金属连接点进行引出,形成金属转移点。
4.根据权利要求1所述的一种用于多层键合堆叠的键合结构制作方法，其特征在于，步骤3中，所述通孔刻蚀采用干法刻蚀形成所述通孔。
5.根据权利要求1所述的一种用于多层键合堆叠的键合结构制作方法，其特征在于，所述通孔相对于晶圆的垂直方向具有预设范围的倾斜角度。
6.根据权利要求1所述的一种用于多层键合堆叠的键合结构制作方法，其特征在于，步骤4中，所述导电金属的材料为Sn、Au、Ag、Cu、Ni、Cr、Ti、W和TiW中的一种或者多种的组合。
7.根据权利要求1-6任一项所述的一种用于多层键合堆叠的键合结构制作方法，其特征在于，在步骤4和步骤5之间还包括隔离层沉积步骤,具体为:在所述通孔内部沉积隔离层，所述隔离层形成于通孔的内壁，通过干法刻蚀或者湿法腐蚀对所述隔离层进行处理。
8.根据权利要求7所述的一种用于多层键合堆叠的键合结构制作方法，其特征在于，所述隔离层材料为PETEOS薄膜、SiO2、氮化硅和聚酰亚胺中的任意一种或者几种的组合。
9.一种键合结构，其特征在于,所述键合结构包括晶圆，所述晶圆包括基底、介质层、设置在介质表面的正面键合点和设置在基底远离所述介质层的表面的背面键合点，所述背面键合点为将所述介质层的部分金属连接点引出至介质层表面没有电路的位置，形成金属转移点，在金属转移点处进行通孔刻蚀，形成多个通孔，每个通孔均延伸到所述基底的内部，对所述通孔内部进行导电金属淀积，填充所述通孔，翻转所述晶圆，对所述基底远离所述介质层的表面进行减薄和化学机械平坦化处理，直至露出沉积的导电金属而形成的。
10.根据权利要求9所述的键合结构，其特征在于，所述介质层为多层结构，所述介质层的每一层都包含多个金属连接点。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710449132.6A CN107359129B (zh) | 2017-06-14 | 2017-06-14 | 一种用于多层键合堆叠的键合结构制作方法和键合结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710449132.6A CN107359129B (zh) | 2017-06-14 | 2017-06-14 | 一种用于多层键合堆叠的键合结构制作方法和键合结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107359129A CN107359129A (zh) | 2017-11-17 |
| CN107359129B true CN107359129B (zh) | 2019-01-25 |
Family
ID=60273824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710449132.6A Active CN107359129B (zh) | 2017-06-14 | 2017-06-14 | 一种用于多层键合堆叠的键合结构制作方法和键合结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107359129B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109192734B (zh) * | 2018-09-28 | 2020-10-16 | 长江存储科技有限责任公司 | 3d存储器件 |
| CN109326557B (zh) * | 2018-09-28 | 2021-07-06 | 长江存储科技有限责任公司 | 三维存储器结构及制造方法 |
| CN109390303B (zh) * | 2018-09-28 | 2022-01-04 | 长江存储科技有限责任公司 | 三维存储器结构的制造方法 |
| CN109300903A (zh) * | 2018-09-28 | 2019-02-01 | 长江存储科技有限责任公司 | 基于硅通孔堆叠的三堆存储器结构及制造方法 |
| CN109346478B (zh) * | 2018-09-28 | 2020-11-13 | 长江存储科技有限责任公司 | 3d存储器件的制造方法 |
| CN111106022A (zh) * | 2019-12-30 | 2020-05-05 | 武汉新芯集成电路制造有限公司 | 一种键合结构及其制造方法 |
| CN112201573B (zh) * | 2020-09-29 | 2024-04-12 | 武汉新芯集成电路制造有限公司 | 多层晶圆键合方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101673719A (zh) * | 2008-09-08 | 2010-03-17 | 台湾积体电路制造股份有限公司 | 在sin和tin之间引入金属层以改善p-tsv的cbd接触电阻 |
| US20130093098A1 (en) * | 2011-10-13 | 2013-04-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through substrate via structures and methods of forming the same |
-
2017
- 2017-06-14 CN CN201710449132.6A patent/CN107359129B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101673719A (zh) * | 2008-09-08 | 2010-03-17 | 台湾积体电路制造股份有限公司 | 在sin和tin之间引入金属层以改善p-tsv的cbd接触电阻 |
| US20130093098A1 (en) * | 2011-10-13 | 2013-04-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through substrate via structures and methods of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107359129A (zh) | 2017-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107359129B (zh) | 一种用于多层键合堆叠的键合结构制作方法和键合结构 | |
| US20230420313A1 (en) | Seal for microelectronic assembly | |
| US11456278B2 (en) | Methods for fabricating 3D semiconductor device packages, resulting packages and systems incorporating such packages | |
| US7915710B2 (en) | Method of fabricating a semiconductor device, and semiconductor device with a conductive member extending through a substrate and connected to a metal pattern bonded to the substrate | |
| CN102468279B (zh) | 集成电路装置及其制造方法 | |
| US7129112B2 (en) | Manufacturing method for semiconductor device, semiconductor device, and electronic apparatus | |
| US8138617B2 (en) | Apparatus and method for packaging circuits | |
| US9567210B2 (en) | Multi-pressure MEMS package | |
| US8658534B2 (en) | Method for producing a semiconductor component, and semiconductor component | |
| CN107564893A (zh) | 半导体结构及其制造方法 | |
| US9123626B1 (en) | Integrated passive flip chip package | |
| CN104425453B (zh) | 3dic互连装置和方法 | |
| CN106206509B (zh) | 电子封装件及其制法与基板结构 | |
| CN102479766A (zh) | 半导体装置的制法、基材穿孔制程及其结构 | |
| KR101512804B1 (ko) | 향상된 본딩 강도를 위한 다이의 표면 준비 | |
| CN106252308A (zh) | 晶片封装体与其制备方法 | |
| CN103420322A (zh) | 晶片封装体及其形成方法 | |
| JP2006041148A (ja) | 半導体装置の製造方法、半導体装置、及び電子機器 | |
| CN107046018B (zh) | 玻璃基板封装及其制造方法 | |
| CN105097790A (zh) | 晶片封装体及其制造方法 | |
| JP2006041218A (ja) | 半導体装置の製造方法、半導体装置、及び電子機器 | |
| US9373597B2 (en) | Chip package and method thereof | |
| US20240096771A1 (en) | Wafer based molded flip chip routable ic package | |
| US11877518B2 (en) | Package for electric device and method of manufacturing the package | |
| CN105374798A (zh) | 中介板及其制法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |