CN107346970B - 脉冲计数电路 - Google Patents

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Abstract

提供了脉冲计数电路。一种用于对脉冲进行计数的电路，该脉冲由具有至少两个反相脉冲信号供应端子供应，该电路包括：供应第一计数的第一脉冲信号的脉冲的第一计数器；供应第二计数的第二脉冲信号的脉冲的第二计数器；以及用于选择计数中的一个的元件。

Description

脉冲计数电路
相关申请交叉引用
本申请要求2016年5月4日提交的法国专利申请号16/54087的优先权权益，其全部内容在法律允许的最大程度上通过引用合并于于此。
背景技术
本公开一般地涉及电子电路，并且更具体地涉及可在电路或电子设备中使用的电路或电子功能。本说明书的电子电路和功能的应用的示例是形成随机数字生成器。应用的另一示例是形成物理不可克隆函数(PUF)，以生成唯一标识符或唯一加密密钥。本公开更具体地涉及在诸如加密、认证等的安全应用中的随机数字生成器。背景技术
在许多应用中，例如微控制器的中央处理单元(CPU)的处理单元使用随机生成的数。
随机数字生成电路使用可以具有除了随机数字生成以外的其他应用的各种电路或子集。具体地，随机数字生成器使用振荡器、复用器等类型的电路，尽管它们在随机数字生成中特别有利，但并不限于这种应用。
本发明所应用于的数字生成器基于彼此回送的延迟线的使用。
需要改进供应物理不可克隆函数的随机数字生成器或电路。
更一般地，需要改进逻辑电子功能，不仅在随机或可再现的数字生成应用中可使用，而且还在提出类似问题的其他应用中可使用。
发明内容
实施例克服了用于生成用于唯一标识符、加密密钥等的随机数或物理函数的常见解决方案的全部或部分缺点。
根据本公开的一方面的实施例提供了一种电路，该电路具有可以被建模以形成用于随机数或不可克隆数字生成目的的振荡数的生成的行为。
根据该方面的实施例提供具有可以被验证的行为的生成器。
根据该方面的实施例提供与给定电子技术的标准单元的使用相兼容的解决方案。
根据本公开的另一方面的实施例提供一种对称复用器结构，即具有在时间上类似的行为以产生上升沿并且产生下降沿。
根据该另一方面的实施例提供与常用复用器结构兼容的复用器结构。
根据本公开的又一方面的实施例提供噪声信号状态切换(振荡)的计数器。
根据该又一方面的实施例提供一种更具体地适于振荡生成器的计数的解决方案。
因此，第一方面的实施例提供一种用于生成振荡数的电路，包括：
第一分支，包括在上升沿和下降沿上引入对称延迟的至少一个延迟线、以及在上升沿和下降沿引入不同延迟的至少一个非对称延迟元件；
第二分支，在第一分支上回送并且包括在上升沿和下降沿引入对称延迟的至少一个延迟线。
根据该第一方面的实施例，第二分支进一步包括在上升沿和下降沿上引入不同延迟的至少一个非对称延迟元件。
根据该第一方面的实施例，将分支的相应输出与控制信号组合的与非型门被插入在每个分支的相应输出和另一分支的输入之间。
根据该第一方面的实施例，延迟线由逻辑元件形成，导致具有相同上升和下降时间的单输入非反相函数。
根据该第一方面的实施例，延迟元件由非反相逻辑电路形成。
根据该第一方面的实施例，每个延迟元件由逻辑函数形成，该逻辑函数可以被缩减为仅取决于单个输入并且具有不同的上升和下降时间的非反相函数。
根据该第一方面的实施例，分支进一步包括在上升沿和下降沿上引入对称延迟的第二延迟线，其在所关注的分支的延迟元件上并联连接。
实施例还提供一种数字生成器，包括：
用于生成振荡数的至少一个电路；以及
由所述电路生成的振荡数的至少一个计数器。
根据实施例，所述电路被配置为生成振荡的随机数。
实施例还提供一种电子设备，包括配置为生成可再现数的至少一个数字生成器。
第二方面的实施例提供一种逻辑二至一复用器，包括：
两个输入端子；
一个输出端子；
控制端子；以及
多个四个串联连接的单元二至一复用器、使其输入连接到输入端子的第一单元复用器、使其输出连接到输出端子的最后单元复用器、以及使其相应的输入互连到串联关联中的先前复用器的输出的其他单元复用器，单元复用器的一半相对于另一半被反向控制。
根据该第二方面的实施例，单元复用器是反相复用器。
根据该第二方面的实施例，所有单元复用器是相同的。
根据该第二方面的实施例，复用器的一半使其控制输入连接到所述控制端子。
根据该第二方面的实施例，复用器的另一半使其控制输入连接到使输入连接到所述控制端子的复用器的输出。
实施例还提供一种四至一复用器，包括三个二至一逻辑复用器。
实施例还提供一种数字生成电路，包括诸如上文的至少一个复用器。
第三方面的实施例提供一种用于对脉冲进行计数的电路，该脉冲由具有至少两个反相脉冲信号供应端子的电路供应，包括：
供应第一计数的第一脉冲信号的脉冲的第一计数器；
供应第二计数的第二脉冲信号的脉冲的第二计数器；以及
用于选择计数中的一个的元件。
根据该第三方面的实施例，除了由计数器供应的计数之外，选择元件还接收所述脉冲信号。
根据该第三方面的实施例，选择元件考虑脉冲信号中的一个的脉冲的消失。
根据该第三方面的实施例，所选择的计数是具有首先停止的脉冲信号的计数器的计数。
根据该第三方面的实施例，所选择的计数是具有最后停止的脉冲信号的计数器的计数。
根据该第三方面的实施例，所选择的计数是：
如果两个计数具有相同的奇偶性则具有最高计数的计数器的计数；或者
如果该计数为偶数则具有最高计数的计数器的计数，并且如果计数为奇数则具有最低计数的计数器的计数。
根据该第三方面的实施例，选择电路供应所选择的计数的最低有效位。
根据该第三方面的实施例，脉冲由振荡生成器的彼此回送的两个延迟线供应。
根据该第三方面的实施例，脉冲计数电路进一步包括在每个计数器的上游的脉冲整形电路。
根据该第三方面的实施例，整形电路包括触发器，该触发器具有在穿过延迟元件之后在初始化或复位(RN)输入上回送的输出。
根据该第三方面的实施例，由延迟元件引入的延迟大于使触发器考虑脉冲的最小时间。
实施例还提供一种数字生成电路，包括至少一个脉冲计数电路。
将在以下结合附图的具体实施例的非限制性描述中详细讨论前述和其他特征和优点。
附图说明
图1以框的形式示意性地示出所描述的实施例所应用于的类型的电子电路的实施例；
图2示出针对随机数或不可克隆数的生成器的用于生成振荡数的电路的示例；
图3A、3B、3C、3D和3E以时序图的形式示出振荡数的生成器的操作的新解释；
图4示出振荡生成器的实施例；
图5以框的形式示意性地示出振荡数的生成器的替代实施例；
图6示意性地示出用于振荡数的生成器的延迟线的实施例；
图7示意性地示出两至一对称复用器电路的实施例；
图8示出四至一对称复用器的实施例；
图9示出基于振荡数的生成器的随机数字生成器的实施例；
图10示出脉冲信号整形电路的实施例；以及
图11A、11B、11C和11D以时序图的形式示出图10的整形电路的操作。
具体实施方式
在不同的附图中，相同的元件用相同的附图标记表示。具体地，不同实施例共同的结构和/或功能元件可以用相同的附图标记表示，并且可以具有相同的结构、尺寸和材料特性。为了清楚起见，仅示出并且将详细描述对于理解所描述的实施例有用的那些步骤和元件。具体地，没有详细描述所生成的数(随机或不可克隆的)的使用以及集成所述生成器的电路的应用，所描述的实施例与当前的用途和应用兼容。任意地，逻辑信号的高状态被指定为1，并且其低状态被指定为0。当引用术语“约”、“大约”或“约为”时，这意味着在10％，优选地在5％内。
下面结合振荡的随机数目的生成器的示例来描述本公开的数字生成器。除非另有说明，否则下文描述的所有内容适用于不可克隆物理函数的振荡数的生成器。
图1非常示意性地示出将要描述的实施例所应用的类型的电子电路1。
电路1包括，其中：
计算或处理实体12(PU)，例如状态机、微处理器、可编程逻辑电路等；
用于存储全部或部分数据和密钥的一个或多个易失性和/或非易失性存储区域14(MEM)；
实现与电路1所期望用于的应用相关的各种函数(FCT)的一个或多个电路16，例如，密码处理器、生物传感器控制电路等；
在电路1内部的不同元件和用于与电路1的外部通信的输入输出接口19(I/O)之间的一个或多个数据、地址和/或控制总线17；以及
一个或多个随机数字生成电路2(RNG)。
图2示出用于随机数字生成器的振荡数的常用生成器10的电子图的示例。
生成器10基于两个延迟线，每个延迟线由串联连接的延迟元件形成、彼此回送，每个延迟元件使信号返回处于与其输入相同的状态(1或0)。每个链的延迟元件的数目可以不同或相同。在所示示例中，第一线11包括四个串联连接的延迟元件111、112、113和114，该四个串联连接的延迟元件111、112、113和114在第一与非型逻辑门13的输出端子131和第二与非型逻辑门15的第一输入端子153之间。第二线17包括三个串联连接的延迟元件171、172和173，该三个串联连接的延迟元件171、172和173在第二门15的输出端子151和第一门13的第一输入端133之间。逻辑门13和15的第二相应输入135和155形成意在接收相同的控制信号CTRL(用于开始生成数)的输入端子。调节随机数的振荡数例如在第一线的输出上，即在门15的第一输入153上被采样。作为变型，在门13的输入133上、门13的输出131处或者门15的输出151处对振荡数进行采样。
由两个线引入的延迟之间的差调节在端子133和153处存在的信号的占空比。
理论上，只要信号CTRL处于状态1，图2的生成器就以占空比无限地振荡。实际上，在没有噪声时，但是在具有不同延迟的延迟元件(逻辑门)的情况下，这导致占空比充分变形以使振荡器停止，生成器在固定数目的振荡之后结束停止。在存在噪声(抖动)时，生成器结束停止，但是在具有可变值的振荡数之后。因此，使生成器停止的事实本身不是问题，相反地，问题不是能够确定它将停止在哪个值(什么振荡数目)。实际上，为了使随机数字生成器正确地操作，必须累积足够的噪声以及由此足够数目的振荡，使得当计数器停止时，振荡数目的计数结果提供处于其最低有效位的电平或振荡计数器的几个(小于10)最低有效位处的足够随机性。
上述实施例导出形成对振荡数的生成器的行为的新分析。
具体地，发明人已经观察到，能够将振荡数的生成器的行为与形成它的元件的固有可量化参数相关联。
图3A、3B、3C、3D和3E在时序图中示出图2的电路的理论操作。图3A示出信号CTRL的形状的示例。图3B示出存在于门13的输出131上的信号的形状的对应示例。图3C示出存在于第一线(门13的输入133)的输出上的信号的形状的对应示例。图3D示出存在于门15的输出151上的信号的形状的对应示例。图3E示出存在于第一线(门15的输入153)的输出上的信号的形状的对应示例。
由每个门和每个延迟元件引入的延迟被假定为具有对于所有元件和门相同的值tdu。
当信号CTRL处于状态0时，输出131和151总是处于状态1。因此，线17和11的输出133和153在状态1是稳定的。
在时间t30，信号CTRL被切换到状态1以激活生成。在延迟tdu之后，输出131和151在时间t31切换为状态0。线13和15分别在存在于端子131和151处的信号的上升沿和下降沿上以4*tdu和3*tdu引入延迟。因此，信号133在时间t31之后3*tdu的时间t32处切换为状态1，并且信号153在时间t31之后4*tdu的时间t33切换为状态1。
然后，信号131和151分别相对于时间t32和t33以延迟tdu切换为状态1等。
当振荡停止时，优选地在输出153(或133)处采样的振荡数是随机的。
应当注意，该振荡数可以在环路的任何点被计数。
发明人认为，除了相位噪声之外，导致停止生成器的因素之一具体地源自信号的上升时间和下降时间之间的不平衡，即，在延迟元件或门从状态1切换为状态0和从状态0切换为状态1的采用的时间之间的不平衡。实际上，生成器的分支(延迟线加上与非门)的上升时间和下降时间之间的延迟导致，存在状态的持续时间变得比由延迟线的元件引入的延迟短的时间。
问题是，该“时间”是线中的延迟元件的数目的函数(时间漂移的累积)。然而，期望使在其最后生成器停止的持续时间是可控制的，以便在设计新电路时能够保证在生成器停止之前的振荡数是足够的。
采用与图2的示例中相同的标记，将使用以下标记：
t1n，输出131的信号的秩n的边沿(上升或下降)的时间；
t2n，输出151的信号的秩n的边沿(上升或下降)的时间；
L1n，输出131的信号的秩n的低电平的持续时间(该持续时间与由第二线17加上第一门13所引入的延迟相关联)；
H2n，输出151的信号的秩n的高电平的持续时间(该持续时间与由第一线11加上第二门15所引入的延迟相关联)；
tr1和tf1，输出151的信号的关于端子131的切换时间的相应上升和下降时间；以及
tr2和tf2，输出131的信号的关于端子151的切换时间的相应上升和下降时间。
生成器性能可以从算术序列写入。
具体地，以下可以写成：
L1n＝t12n+1-t12n；以及
H2n＝t22n+2–t22n+1.
此外:
t12n＝t22n-1+tf2；
t12n+1＝t22n+tr2；
t22n-1＝t12n-2+tr1；以及
t22n＝t12n-1+tf1.
可以推导出以下内容：
L1n＝H2n-1-Δfr2,其中Δfr2＝tf2-tr2；以及
H2n-1＝L1n-1+Δfr1,其中Δfr1＝tf1-tr1。
基于这些关系，可以根据上升时间和下降时间之间的差来简单地表示差分持续时间的递归。
例如，对于持续时间L1n，可以写：
L1n+1＝L1n+Δfr1-Δfr2。
然后，通过从第一项L10(n＝0)表示序列：
L1n＝L10-n*r,其中r＝Δfr2-Δfr1.
因此，获得具有公共比率r的算术序列，公共比率r能够在电路设计时，根据所选择的基本单元(延迟元件)的数目及其在上升时间和下降时间之间的间隔被确定。
可以针对持续时间H2写入类似的关系，其中：
H2n＝H20-n*r。
类似地，通过注意：
H1n，输出131的信号的秩n的高电平的持续时间(该持续时间与由第一线11加上第二门15所引入的延迟相关联)；
L2n，输出151的信号的秩n的低电平的持续时间(该持续时间与由第一线11加上第二门15所引入的延迟相关联)；
可以获得以下关系：
H1n＝H10+n*r；以及
L2n＝L20+n*r。
如果上升时间和下降时间之间的差(公共比率r)为负，则持续时间L1和H2增加，而持续时间L2和H1减小。相反，如果公共比率r为正，则持续时间L1和H2减小，而持续时间L2和H1增加。
图4示出利用该分析的振荡数的生成器的实施例。
在实践中，期望能够控制(以便遵守随机生成器所需的特性)振荡生成器的沿时间的性能，即从其停止开始的持续时间。该持续时间不仅是由延迟线所引入的延迟的函数，而且还是线的上升和下降时间的函数。
已知期望形成随机生成器的技术的基本单元(延迟元件)的行为，可以推导出生成器将停止之后的振荡数。利用正的公共比率r，当持续时间L1n变为零时，即，对于n＝L10/r，可以设置限制。实际上，当脉冲的持续时间变得短于延迟元件的延迟时，振荡停止。
根据该实施例，每个分支由与元件22串联的延迟线21形成，延迟线21相应的27被称为对称的，即具有相同或非常接近的上升和下降时间(上升和下降时间之间的间隔短于公共比率r的十分之一)，元件22相应的28被称为不对称的，具有彼此不同的上升和下降时间。第一分支的的输入端子231连接到第一与非型逻辑门23的输出，第一与非型逻辑门23具有接收触发信号CTRL的第一输入235并且具有接收第二分支的输出的第二输入233。第一分支的输出端子253连接到第二与非型门25的第一输入，该第二与非型门25具有接收信号CTRL的第一输入255，并且使其输出251连接到第二分支的输入。随机振荡数的生成器的输出例如是端子253或端子233。如前所述，该输出以及由此振荡计数可以对应作为门23相应的25的输出231或251的变型，或更一般地在环的任何点。实际上，输出被连接到振荡数的异步计数器的输出，其对通过信号CTRL生成器的激活以及振荡停止之间的振荡数进行计数。该计数器(图4中未示出)例如由触发器或级联的多个触发器形成，第一触发器的时钟输入或第一触发器接收生成器的输出信号。触发器输出供应超过一个或多个位(根据触发器的数目)的数，其中通常仅保持最低有效位以形成随机数。
可以并行地使用多个生成器以增加所生成的随机位的速率。
为了形成对称的延迟线21和27，优选地使用成对的反相器，即每个线路中的偶数个反相器。例如，线21包括串联的p对反相器3，而线27包括串联的q对反相器3。数目p和q可以彼此相同或不同。
通过使用成对的反相器，不仅在每个线的输出处的信号没有反相，而且特别是，每个线具有相同或非常接近的上升和下降时间(间隔小于公共比除以p或q的十分之一)。实际上，通过使用所考虑技术的相同逻辑单元，即使以该技术制造的反相器3具有不同于其下降时间的上升时间，一对相同的反相器3也形成具有相同上升和下降时间的元件。注意，tr和tf是反相器3的上升和下降时间，一对的上升和下降时间变为tr+tf(根据输入边沿的方向为tr+tf或tf+tr)。因此，即使时间tf和tr彼此不同，其总和对于所有反相器对来说都保持恒定。因此，无论转换(上升或下降)如何，线21和27都引入可确定的恒定延迟。
可以使用任何类型的反相器(例如，由两个串联连接的晶体管、具有互连输入的或非或与非门等形成的CMOS反相器)，当它们串联配对时，连续地上升时间和下降时间或者相反地时，被提供用于这些反相器以遵守关联条件，使得无论输入处存在的边沿如何，这些时间都被相加。
为了形成非对称元件22和24，使用逻辑放大器类型(缓冲器)的非反相元件，不包括两个相同的串联连接的反相器。例如，可以使用使其两个输入连接的或型、与型门，或者其可以被缩减为仅取决于单个输入的反相功能并具有不同上升和下降时间的任何逻辑功能。每个元件22和24被选择为具有不同于其下降时间的上升时间。此外，元件22和24被选择为在其上升时间和下降时间之间具有不同的间隔。因此，引入将调节生成器停止的间隔。实际上，如上述公式所示，门23和25也引入每个分支的上升和下降时间之间的偏移。该偏移应当被添加到由元素24相应的22引入的偏移，以分别获得间隔Δfr1和Δfr2，并且因此获得算术序列的公共比率。
所提供的实施例的优点是线21和27的反相器对的数目p和q对定义振荡的算术序列的公共比率没有影响。实际上，它们仅调节每个序列的第一项，即，跟随信号CTRL的切换的第一脉冲的持续时间以激活生成。
根据简化的实施例，提供单个元件22或24，另一分支仅具有对称延迟线。
线21和27可以无差异地放置在它们分别与之相关联的元件22和24的上游或下游。作为变型，元件22和24甚至在形成它们的反相器或反相器对之间被插入在线21和27的内侧。
所描述的实施例的优点在于，现在可以容易地确定振荡生成器的尺寸并且能够表征振荡生成器。因此，在包括随机数字生成器的电子电路的设计中，已知技术中的上升时间和下降时间之间的间隔，变得容易实现规范。
生成数的解释通过对输出233和253之一上的脉冲进行计数，并且通过在计数时段结束时取例如最低有效位作为随机位来执行。计数时段由时钟信号设置。
图5示意性地示出了替代实施例，根据该替代实施例，在保持容易确定的同时，期望最小化算术序列的公共比率。
根据该变型，与图4的实施例相比，一个实施例分别与每个元件22、24或非对称延迟线(ADL)并行地提供第二对称延迟线(SDL)26、相应的28。延迟线22和26的输入被连接到线21的输出。线24和28的输入被连接到线27的输出。线22和26的输出(相应地24和28)分别被连接到两至一复用器51、相应地52的输入，使其输出53分别连接到逻辑门25、相应的23的输入253、相应的233。复用器51由从对其输出信号的脉冲的计数(计数器53，CNTH)得到的信号来控制。换言之，计数器确定从非对称线22切换到对称线26的脉冲数。在复用器52侧，可以提供由相同计数器53或不同的计数器进行控制，计数器然后对复用器52的输出进行计数。在实践中，如果使用单个计数器，则将其置于在具有最长延迟的分支上，以避免在第一脉冲结束之前切换复用器。
这种变化使得能够使算术序列的公共比率可配置，并且更具体地，减小该公共比率以延迟生成器的停止。
实际上，仅使用对称元件(21、26、27和28)执行非对称循环(每个分支上的脉冲)和其余循环最小化序列的公共比率。以上述符号，公共比率r是通过除以循环数来得到的。此外，这使得能够在减小延迟线的尺寸的同时，增加流过生成器的延迟线的脉冲数。
计数器53可以是计数器，该计数器在振荡停止时对具有使用的最低有效位的脉冲进行计数，以定义所生成的随机数。
图6示出了可参数化为具有对称延迟和非对称延迟两者的延迟线6的实施例。
图6的实施例可以形成分支的对称延迟线(例如，21)和非对称延迟元件(例如，22)的实施例，作为前述实施例中的具体示例。
根据本实施例，一个或多个(在该示例中为三个)对称延迟线212、214和216(即，每一个具有相同的上升和下降时间)与一个或多个(在该示例中为三个)延迟元件或非对称延迟线221、223、225(即，每个具有不同的上升和下降时间)相关联，每个非对称或对称线分别可以通过复用器61、62、63、64、65、66旁通。换言之，线212、214、216、221、223和225的输入分别被连接到复用器61、62、63、64、65、66的第一输入，复用器61、62、63、64、65、66使其另一个输入被连接到相应延迟线的输出。复用器61、62、63、64和65的输出分别被连接到线214、216、221、223、225的输入，并且复用器66的输出定义可参数化延迟线的输出OUT。
每个复用器61至66例如可以分别由字SEL_DLY的不同位[5]、[4]、[3]、[2]、[1]、[0]独立可控制。
在形成图4所示类型的振荡数的生成器的应用中，线6的输入端子IN被连接到所考虑分支的输出(231或251，图4和图5)。
每个线212、214、216优选地由一个或多个反相器对形成，即，由延迟元件形成，每一个具有如上所述的相同的上升和下降时间。在所示的示例中，线212、214和216分别包括32、16和8对反相器，即32、16和8个单元对称延迟元件(sdelt)。
非对称线221、223、225引入相同或不同的延迟。优选地，线221、223和225由相同的单元元件形成，即，引入在上升时间和下降时间之间的相同偏移。然后，在每条线中提供不同数量的单元元件，这使得系统容易以最佳粒度参数化。在所示的示例中，线221、223和225分别包括4、2和1个非对称单元延迟元件(adel)。
因此，在延迟线6的上升时间和下降时间之间的差和延迟都可以都被参数化。以线212、214和216中的相同单元元件和线221、223和225中的相同单元元件为例，可以选择在从8到56的范围中的同步延迟乘以同步单元元件的延迟、以及在从1到7的范围中的上升沿和下降沿之间的时间间隔乘以由同步单元元件引入的间隔。
单元元件例如如上文关于图4所述地形成。
对称和非对称延迟线的数目取决于所需的调节能力。不对称元件不仅具有不同的上升和下降时间，而且具有有助于延迟线的总延迟的固有延迟。
图6的实施例可以例如用于集成相同的生成器架构并且使该架构可参数化，无论是在设计上还是在应用中。
图6的实施例可以通过与每个非对称线221、223、225并联地放置具有相同延迟的对称线来与图5的实施例组合，从而抑制驱动复用器64至66的上部输入(在图6的定向上)的线的旁通。作为变型，使用3至1复用器，该复用器具有接收分别为同步和异步的相同延迟的并联的两个线的相应输出，并且具有直接接收先前秩的复用器的输出的第三输入。
在图6的实施例或其变型中，为了使参数化更容易，期望使复用器61至66引入对称延迟。现在，通常复用器具有在上升时间和下降时间方面的不对称操作。
图7示出了具有对称操作(即相同的上升和下降时间)的复用器7的实施例。
复用器7或图7是二至一复用器，即，其选择其两个输入A或B中的一个，并且在输出Z处供应相应的信号。A或B之间的选择由控制信号S来执行。
复用器7包括四个二至一复用或选择元件。复用器7可以被认为由在链中关联的4个单元复用器72、74、76和78形成的。复用器是反相复用器。第一复用器72使其输入端子分别连接到输入A和B。第二复用器74使其两个输入一起连接到第一复用器72的输出。第三复用器76使其两个输入一起连接到第二复用器74的输出。第四复用器78使其两个输入一起连接到第三复用器76的输出，并且其输出递送输出Z。信号S直接控制复用器72和74，并且在已经通过反相器75之后，控制复用器76和78。
复用器74、76和78使其输入互连的事实导致其实际上不执行选择。然而，假设所有复用器72、74、76和78是相同的，它们都具有相同的上升和下降时间。此外，它们在其第一输入上存在边沿时都具有类似的行为，并且在其第二输入上存在边沿时都具有类似的行为。
注意，tr上升时间、tf下降时间，并且通过根据边沿是在输入A(所考虑的单元复用器的第一输入)还是B(所考虑的单元复用器的第二输入)向这些符号分别添加第一索引A、B以及根据所考虑的单元复用器添加第二索引72、74、76或78，可以写出：
trA72＝trA74＝trA76＝trA78＝trA；
tfA72＝tfA74＝tfA76＝tfA78＝tfA；
trB72＝trB74＝trB76＝trB78＝trB；以及
tfB72＝tfB74＝tfB76＝tfB78＝tfB。
由于两个复用器76和78的控制相对于复用器72和74的控制的反相，所以复用器7从输入A或B到输出Z的上升和下降时间，可根据在输入A或输入B上是否存在上升沿r或下降沿f来写出：
trAZ＝tfA72+trA74+tfB76+trB78；
tfAZ＝tfA72+tfA74+trB76+tfB78；
trBZ＝tfB72+trB74+tfA76+trA78；以及
tfBZ＝tfB72+tfB74+trA76+tfA78.
由于单位上升和下降时间对于给定输入是相同的，因此可以推断：
trAZ＝tfAZ＝trBZ＝tfBZ＝trA+tfA+trB+tfB。
因此，无论所考虑的输入如何，复用器7的上升和下降时间是相同的。因此，复用器与上述给定的定义是对称的。
作为变型，可以被提供以反转在其他位置的控制，提供用于两个复用器以在两个其他输入选择其第二相应输入时选择其第一相应输入。然而，在该情况下，将确定由反相器引入的传播延迟不大于单位复用器的最小传播时间，除此之外，输出被改变。图7的实施例的优点在于，其确保在信号(边沿)已经结束跨越复用器72和74之前，复用器76和78的选择是有效的。
虽然这没有提供对称性方面的优点，但是其可以被提供以使用8、12、16，并且更一般地，四个单元复用器的任何倍数，被提供用于其一半以相对于另一半被控制。这例如使得能够增加传播时间而不改变操作的对称性。
图7的实施例的优点在于其独立于单元复用器的内部结构。实际上，提供使用相同的单元复用器，遵守所描述的操作。
诸如图7所示的复用器具有多个应用。具体地，具有对称操作通常是有利的。
作为应用的具体示例，图7的复用器可以用于形成图6的实施例的复用器61、62、63、64、65和66中的每一个。然后，优点是数字生成器的脉冲序列的公共比率仅与异步元件221、223和225相关联，这使得尺寸减小。
图7的复用器7的结构可以被适配为形成具有多于两个输入的复用器。
图8示出了对称四至一复用器8的实施例。
根据该实施例，使用图7中的类型的三个二至一复用器。第一复用器7a定义两个输入A和B。第二复用器7b定义输入C和D。复用器7a和7b的相应输出被连接到第三复用器7c的两个输入端，第三复用器7c使其输出限定四至一复用器的输出Z’。复用器7a和7b分别由信号S1及其反相来控制。复用器7c由信号S2控制。例如，假设两个位上的选择字，信号S2由最高有效位形成，并且信号S1由最低有效位形成。
在上述类型的随机数字生成器中，生成器输出的解释需要对输出处存在的脉冲进行计数。该计数确定提取的数字。例如，在振荡停止之后，在其开始和计数器的读信号之间存在于生成器输出处的脉冲计数的最低有效位被视为由生成器20生成的随机位。根据由生成器的延迟线的大小所调节的可能的时间间隔的范围来选择生成器的起动和读取信号之间的时间间隔。
然而，在计数器中，在状态1和状态0的计数之间可能存在不平衡，特别是如果待计数的信号的状态之一相对于另一个状态变得太短。这种现象是由于从给定脉冲持续时间(在持续时间减小的方向)开始，计数器仅能够根据其所包含的当前计数的奇偶性来考虑一个方向上的脉冲的事实而导致的。然后，在提取a 1和提取a 0的概率之间存在不平衡。换言之，通过图4中的类型的生成器(但是也具有图2中的生成器)，当占空比变得过于变形，使用生成器输出作为计数时钟，导致脉冲的持续时间(根据所考虑的输出的低或高)短于触发器将其考虑所需的最小时间。现在，该时间对于高状态和低状态是不同的。因此，无论使用什么输出，触发器将离开其正常操作，并且在设计上不能预先确定将考虑哪个输出。
可能遇到这个问题，不仅如在本公开中描述的对生成器中的振荡数进行计数，而且更一般地用于对信号中的短持续时间的事件进行计数，例如故障检测器。
实际上，无论是否异步，计数器都用称为正方形的时钟正常操作，即，具有接近50％的占空比。现在，在上述生成器的情况下，对应于输出231或251(或233、253)的异步计数器的时钟的占空比在每个周期减小，直至振荡结束，或者相反地在每个周期增加直到振荡结束。因此，输出之一在步骤0停止，而另一个在状态1停止。然而，通常不能确定地知道哪些输出将在状态1停止，而哪一个将在状态0停止。
在计数器侧，使用触发器，该触发器要求在其规范中在高状态(1)中的时钟的最小持续时间和在低状态(0)中的时钟信号的最小持续时间，例如，任意对于使用处于高状态的最小持续时间的110ps和处于低状态的最小持续时间的87ps。因此，当计数器的输入触发器接收到具有非常低或非常高的占空比的时钟时，其可能结束在规范之外的操作，并且然后不考虑时钟信号的脉冲。
图9示出了上述类型的随机数字生成器的实施例，其中其脉冲计数元件能够使所生成的数量成形。
图9示出了其中从门231和251的输出采样所生成的脉冲的数量的变型。
根据本实施例，例如，如图4所述的随机振荡数字生成器20(RONG)的每个输出251、231分别被连接到计数器91(CNTR)、93(CNTL)的输入。每个计数器91、93对相应的生成器输出信号的脉冲进行计数。每个计数器是例如D触发器类型的异步计数器。
计数器91和93的读出由将计数传送到判定(DECIS)或组合电路95的信号READ触发。电路95还接收输出信号231和251，以在判定时知道在振荡停止时这些信号的状态。
在功能上，使用振荡数的计数器，一个具有生成器20的输出，另一个具有生成器20的另一输出。如上所述，计数器之一将在另一个之前停止操作，即，其输入触发器将由于触发器的最小操作持续时间对于低状态和高状态是不同的而在另一个的输入触发器之前停止操作。实际上，计数器之一将在不遵守其在低状态下的最小时间的振荡的作用下停止，而另一计数器将在不遵守其在高状态下的最小时间的振荡的作用下停止。
根据应用，根据由输出231和251供应的状态，计数器91和93的输出之间的由电路95选择的标准不同。这种选择标准可以通过对生成器操作的模拟来调节，以确定触发器由于处于高状态的最小时间还是由于处于低状态的最小时间而停止。
例如，如果重要的是计数结果的奇偶性，并且假定停止的计数器的触发器在低状态(状态0)下在过短的持续时间的作用下首先停止，则相应的计数器的值将低于另一计数器的值。如果利用触发器的非对称操作来累积这种效果，即，从0到1比从1到0(或相反)更容易切换，这在随机数字生成中引入了偏差，这是不期望的。然后，选择在从1切换到0时停止的计数器。
根据又一示例，其中奇偶性具有比大的振荡数更少的重要性，选择最后停止的计数器。
根据另一个示例，该判定取决于计数器之间的关系。因此，保持下述的值：
如果两个计数具有相同的奇偶性，则为具有最高计数的计数器的值；或者
如果该计数为偶数则为具有最高计数的计数器的值，并且如果所述计数为奇数则为具有最小计数的计数器的值。
根据又一示例，考虑保持操作的计数器的计数器具有非对称操作的高风险，因为另一计数器已经停止。在这种情况下，框95选择首先停止的计数器的结果，即在输出231或251的状态切换时不改变其最低有效位的第一个结果。在通过模拟没有确定触发器停止的原因(在低状态下的最小时间或在高状态下的最小时间)的情况下，该实施例是优选的。
对两个输出进行计数并根据情况采用一个或另一个的事实使得不会丢失脉冲。
应当注意，关于图9描述的计数电路更一般地适用于任何随机数字生成器，而不一定适用于图4的计数电路。具体地，可以被实现用于任何随机数字生成器，其具有彼此回送的延迟线(例如，图2)。
根据该计数方面的另一实施例，由输出253和233供应的信号在被计数之前被整形以消除可能的错误计数。为了实现这一点，在相应的输出251和231以及计数器91和93之间插入可选的整形电路(SHAPER)97。
图10示出了脉冲信号整形电路97的实施例。
电路97包括D型触发器972，D型触发器972使其D输入强制为高状态(1)，并且使其Q非反相输出定义提供整形信号的输出S97。触发器972的CK时钟输入定义接收待整形脉冲信号的电路的输入。触发器972的NQ反相输出经由非反相延迟元件974(DELAY)被连接到与型逻辑门976的第一输入，该与型逻辑门976具有连接到触发器972的RN复位输入(在上升沿上激活)的输出。门976的第二输入意在接收用于激活电路97的信号RSTN。当信号RSTN处于状态0时，电路97不激活并且输出S97永久地处于状态0。因此，门976在电路97不需要被去激活时是可选的。
由元件974引入的延迟的值被选择为大于可以由D触发器捕获的最小脉冲宽度。
图11A、11B、11C和11D以时序图的形式示出了图10的整形电路的操作。图11A示出了要整形的输入信号CK的形状的示例。图11B示出了Q输出的信号的对应形状的示例(S97)。图11C示出了NQ输出的对应形状的示例。图11D示出了RN输入的信号的对应形状的示例。
假定正脉冲的脉冲信号CK。
初始地，Q输出(并且因此输出S97)处于状态0，NQ输出处于状态1。RN输入处于状态1。假定信号RSTN是活动的(状态1)。
在时钟信号CK上的上升沿出现(时间t90)时，由于D输入处于状态1并且RN输入处于状态1，所以该脉冲被传送到切换为状态1的Q输出上。然而，NQ输出(Q输出的反相)切换位状态0。通过RN输入上的延迟DELAY(考虑包括在值DELAY中的门976所引入的延迟)来传送该状态。在延迟DELAY结束时的RN输入的切换使得Q输出强制为状态0，并且相应地将NQ输出强制为状态1，这进而导致总是在延迟DELAY的结束，RN输入切换为状态0。然后，触发器准备好考虑新的状态。时序图的右手部分示出了具有比延迟DELAY短的持续时间的脉冲CK的操作。延迟DELAY独立于信号CK的脉冲的持续时间来设置输出信号的脉冲的持续时间。因此，即使信号CK的脉冲理论上过短而不能考虑其下降，其仍然存在于Q输出上。
持续时间DELAY设置信号S97的脉冲的持续时间，并且因此设置图10的实施例中的计数器的输入的持续时间。
为了形成以负脉冲的脉冲信号操作的整形电路，门976的输出被连接到触发器的置位输入，将输入强制为状态0，并且延迟元件接收Q非反相输出，而整形电路的输出由NQ反相输出来定义。根据上述说明，可以容易地改变操作。
已经描述的实施例的优点在于，它们能够以可确定的方式可靠地设计或配置随机数字生成器。因此，可以满足由规范设定的标准，并且可以验证生成器满足这些规格的事实。
另一个优点是所描述的解决方案与给定技术的标准单元的使用兼容。
另一个优点是生成器组件可以由逻辑元件形成。
对于随机数字生成器，在固定的时间间隔之后或者通过检测计数器的停止对该数进行采样，该固定时间将通过生成器(信号CTRL)的激活开始并且被选择为大于生成器的最大停止时间。
为了形成集成电路标识符类型的不可克隆数的生成器，延迟线和算术序列的公共比率的大小被调整以设置振荡数。在生成器停止之后以与对于随机数字生成器相同的方式对数进行采样，并且仅优选地保留位的一部分(最高有效)。
已经描述了各种实施例。本领域技术人员将想到各种改变、修改和改进。具体地，由对称延迟线引入的延迟和由非对称延迟元件引入的偏移的选择取决于应用和生成器的规格。最后，已经描述的实施例的实际实现在本领域技术人员基于上面给出的功能指示的能力内。
这样的改变、修改和改进旨在是本公开的一部分，并且旨在本发明的精神和范围内。因此，前面的描述仅仅是示例性的，而不是限制性的。本发明仅由所附权利要求及其等同物限定。

Claims (20)

1.一种用于对脉冲进行计数的电路，所述脉冲由具有至少两个反相脉冲信号供应端子的源电路供应，包括：
第一计数器，被配置为对第一脉冲信号的脉冲进行计数并且供应第一计数，其中所述第一计数是等于所计数的所述第一脉冲信号的脉冲数的值；
第二计数器，被配置为对第二脉冲信号的脉冲进行计数并且供应第二计数，其中所述第二计数是等于所计数的所述第二脉冲信号的脉冲数的值；以及
选择电路，被配置为选择所述第一计数和所述第二计数中的一个计数；
其中除了由所述第一计数器和所述第二计数器供应的所述第一计数和第二计数之外，所述选择电路还接收所述第一脉冲信号和所述第二脉冲信号。
2.根据权利要求1所述的电路，其中，所述选择电路考虑所述第一脉冲信号和所述第二脉冲信号中的一个脉冲信号的脉冲的消失。
3.根据权利要求1所述的电路，其中，所述第一计数和所述第二计数中的经选择的所述计数是来自具有首先停止的脉冲信号的所述第一计数器和所述第二计数器之一的计数。
4.根据权利要求1所述的电路，其中，所选择的所述第一计数和所述第二计数中的一个计数是来自具有最后停止的脉冲信号的所述第一计数器和所述第二计数器之一的计数。
5.根据权利要求1所述的电路，其中，所述第一计数和所述第二计数中的经选择的所述计数是：
如果所述第一计数和所述第二计数具有相同的奇偶性，则为所述第一计数器和所述第二计数器中具有最高计数的一个计数器的计数；或者
如果最高计数为偶数并且最低计数为奇数，则为所述第一计数器和所述第二计数器中具有所述最高计数的一个计数器的计数。
6.根据权利要求1所述的电路，其中，所述选择电路供应所述第一计数和所述第二计数中的经选择的所述计数的最低有效位。
7.一种用于对脉冲进行计数的电路，所述脉冲由具有至少两个反相脉冲信号供应端子的源电路供应，包括：
第一计数器，被配置为对第一脉冲信号的脉冲进行计数并且供应第一计数，其中所述第一计数是等于所计数的所述第一脉冲信号的脉冲数的值；
第二计数器，被配置为对第二脉冲信号的脉冲进行计数并且供应第二计数，其中所述第二计数是等于所计数的所述第二脉冲信号的脉冲数的值；以及
选择电路，被配置为选择所述第一计数和所述第二计数中的一个计数；
其中，用于所述脉冲的所述源电路包括振荡生成器的彼此回送的两个延迟线。
8.一种用于对脉冲进行计数的电路，所述脉冲由具有至少两个反相脉冲信号供应端子的源电路供应，包括：
第一计数器，被配置为对第一脉冲信号的脉冲进行计数并且供应第一计数，其中所述第一计数是等于所计数的所述第一脉冲信号的脉冲数的值；
第二计数器，被配置为对第二脉冲信号的脉冲进行计数并且供应第二计数，其中所述第二计数是等于所计数的所述第二脉冲信号的脉冲数的值；
选择电路，被配置为选择所述第一计数和所述第二计数中的一个计数；以及
脉冲整形电路，在每个第一计数器和第二计数器的上游。
9.根据权利要求8所述的电路，其中，所述脉冲整形电路包括触发器，所述触发器具有在穿过延迟元件之后在初始化或复位输入上回送的输出。
10.根据权利要求9所述的电路，其中，由所述延迟元件引入的延迟大于使所述触发器考虑脉冲的最小时间。
11.一种数字生成电路，包括至少一个用于对脉冲进行计数的电路，所述脉冲由具有至少两个反相脉冲信号供应端子的源电路供应，所述至少一个电路包括：
第一计数器，被配置为对第一脉冲信号的脉冲进行计数并且供应第一计数，其中所述第一计数是等于所计数的所述第一脉冲信号的脉冲数的值；
第二计数器，被配置为对第二脉冲信号的脉冲进行计数并且供应第二计数，其中所述第二计数是等于所计数的所述第二脉冲信号的脉冲数的值；以及
选择电路，被配置为选择所述第一计数和所述第二计数中的一个计数；
其中，除了由所述第一计数器和所述第二计数器供应的所述第一计数和所述第二计数外，所述选择电路还接收所述第一脉冲信号和所述第二脉冲信号。
12.根据权利要求11所述的电路，其中，所述选择电路考虑所述第一脉冲信号和所述第二脉冲信号中的一个脉冲信号的脉冲的消失。
13.根据权利要求11所述的电路，其中，所述第一计数和所述第二计数中的经选择的所述计数是来自具有首先停止的脉冲信号的所述第一计数器和所述第二计数器之一的计数。
14.根据权利要求11所述的电路，其中，所述第一计数和所述第二计数中的经选择的所述计数是来自具有最后停止的脉冲信号的所述第一计数器和所述第二计数器之一的计数。
15.根据权利要求11所述的电路，其中，所述第一计数和所述第二计数中的经选择的所述计数：
如果所述第一计数和所述第二计数具有相同的奇偶性，则为具有最高计数的所述第一计数器和所述第二计数器之一的计数；或者
如果最高计数为偶数且最低计数为奇数，则为具有所述最高计数的所述第一计数器和所述第二计数器之一的计数。
16.根据权利要求11所述的电路，其中，所述选择电路供应所述第一计数和所述第二计数中的经选择的所述计数的最低有效位。
17.一种数字生成电路，包括至少一个用于对脉冲进行计数的电路，所述脉冲由具有至少两个反相脉冲信号供应端子的源电路供应，所述至少一个电路包括：
第一计数器，被配置为对第一脉冲信号的脉冲进行计数并且供应第一计数，其中所述第一计数是等于所计数的所述第一脉冲信号的脉冲数的值；
第二计数器，被配置为对第二脉冲信号的脉冲进行计数并且供应第二计数，其中所述第二计数是等于所计数的所述第二脉冲信号的脉冲数的值；以及
选择电路，被配置为选择所述第一计数和所述第二计数中的一个计数；
其中，所述脉冲的所述源电路包括振荡生成器的彼此回送的两个延迟线。
18.一种数字生成电路，包括至少一个用于对脉冲进行计数的电路，所述脉冲由具有至少两个反相脉冲信号供应端子的源电路供应，所述至少一个电路包括：
第一计数器，被配置为对第一脉冲信号的脉冲进行计数并且供应第一计数，其中所述第一计数是等于所计数的所述第一脉冲信号的脉冲数的值；
第二计数器，被配置为对第二脉冲信号的脉冲进行计数并且供应第二计数，其中所述第二计数是等于所计数的所述第二脉冲信号的脉冲数的值；
选择电路，被配置为选择所述第一计数和所述第二计数中的一个计数；以及
脉冲整形电路，位于每个第一计数器和第二计数器的上游。
19.根据权利要求18所述的电路，其中，所述脉冲整形电路包括触发器，所述触发器具有在穿过延迟元件之后在初始化或复位输入上回送的输出。
20.根据权利要求19所述的电路，其中，由所述延迟元件引入的所述延迟大于使所述触发器考虑脉冲的最小时间。
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