CN107346400B - 多路复用器结构 - Google Patents

多路复用器结构 Download PDF

Info

Publication number
CN107346400B
CN107346400B CN201611083404.7A CN201611083404A CN107346400B CN 107346400 B CN107346400 B CN 107346400B CN 201611083404 A CN201611083404 A CN 201611083404A CN 107346400 B CN107346400 B CN 107346400B
Authority
CN
China
Prior art keywords
multiplexers
multiplexer
output
delay
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611083404.7A
Other languages
English (en)
Other versions
CN107346400A (zh
Inventor
A·马丁内兹
M·亚格彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Publication of CN107346400A publication Critical patent/CN107346400A/zh
Application granted granted Critical
Publication of CN107346400B publication Critical patent/CN107346400B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/159—Applications of delay lines not covered by the preceding subgroups

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • Pulse Circuits (AREA)
  • Electronic Switches (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

提供多路复用器结构。一种逻辑二对一多路复用器，包括：两个输入端子；一个输出端子；控制端子；以及四的倍数个串联连接的二对一多路复用器，第一多路复用器的输入连接到输入端子，最后一个多路复用器的输出连接到输出端子，并且其他多路复用器的相应输入相互连接到串联联接中的前一个多路复用器的输出，一半的多路复用器相对于另一半的多路复用器被相反地控制。

Description

多路复用器结构
本申请要求于2016年5月4日提交的法国专利申请第16/54080号的优先权权益，在法律允许的最大程度上，通过引用将其内容整体结合于此。
技术领域
本公开总体上涉及电子电路，并且更特别地，涉及在电路或电子设备中可用的电路或电子功能。本说明书的电子电路和功能的应用的示例为随机数发生器的形成。另一个应用的示例为物理不可克隆功能(PUF)的形成，例如，以生成唯一标识符或唯一加密密钥。本公开更特别地涉及诸如加密、身份验证等的安全应用中的随机数发生器。
背景技术
在很多应用中，例如微控制器的中央处理单元(CPU)的处理单元使用随机生成的数。
随机数生成电路使用除了随机数生成还可能具有其他应用的各种电路或子集。尤其地，随机数发生器使用振荡器、多路复用器等类型的电路，虽然它们在随机数生成上特别有利，但是它们并不局限于这样的应用。
本发明所应用于的数发生器是基于彼此回送的延迟线路的使用。
需要改善随机数发生器或提供物理不可克隆功能的电路。
更通常地，需要改善不仅在随机或可再生数生成应用中可用、而且在其中形成类似问题的其他应用中也可用的逻辑电子功能。
发明内容
一个实施例克服用于生成随机数或针对唯一标识符、加密密钥等的物理功能的常用技术方案的全部或部分的缺点。
根据本公开的一个方面的一个实施例提供了电路，该电路具有可以被建模的行为，以便为了随机数或不可克隆数生成的目的，形成多个振荡的生成。
根据该方面的一个实施例提供了具有可以被验证的行为的发生器。
根据该方面的一个实施例提供了与给定电子技术的标准单元的使用兼容的解决方案。
根据本公开的另一个方面的一个实施例提供了对称的多路复用器结构，即该对称的多路复用器结构具有进行上升沿和进行下降沿的在时间上类似的行为。
根据该另一个方面的一个实施例提供了与常用多路复用器结构兼容的多路复用器结构。
根据本公开的又一个方面的一个实施例提供了噪声信号状态切换(振荡)的计数器。
根据该又一个方面的一个实施例提供了更特别地适于对振荡发生器的计数的解决方案。
因此，第一方面的一个实施例提供了用于生成多个振荡的电路，包括：
第一支路，包括在上升沿和下降沿上引入对称延迟的至少一个延迟线路，和在上升沿和下降沿上引入不同延迟的至少一个不对称延迟元件；
第二支路，回送到所述第一支路，且包括在上升沿和下降沿上引入对称延迟的至少一个延迟线路。
根据该第一方面的一个实施例，第二支路进一步包括在上升沿和下降沿上引入不同延迟的至少一个不对称延迟元件。
根据该第一方面的一个实施例，将支路的相应输出与控制信号进行组合的NAND型门被插入在每个支路的相应输出和另一个支路的输入之间。
根据该第一方面的一个实施例，由逻辑元件形成延迟线路，导致具有相同的上升和下降时间的单输入非反相功能。
根据该第一方面的一个实施例，延迟元件由非反相逻辑电路形成。
根据该第一方面的一个实施例，每个延迟元件均由逻辑功能形成，该逻辑功能可以被降低为只依赖于单个输入且具有不同的上升和下降时间的非反相功能。
根据该第一方面的一个实施例，支路还包括在上升沿和下降沿上引入对称延迟的第二延迟线路，并且第二延迟线路并联连接在有关支路的延迟元件上。
一个实施例还提供了数发生器，其包括：
用于生成多个振荡的至少一个电路；以及
由所述电路生成的振荡的数目的至少一个计数器。
根据一个实施例，所述电路被配置用于生成振荡的随机数。
一个实施例还提供了电子设备，该电子设备包括被配置用于生成可再生数的至少一个数发生器。
第二方面的一个实施例提供了逻辑二对一多路复用器，其包括：
两个输入端子；
一个输出端子；
控制端子；以及
四的倍数个串联连接的二对一多路复用器，第一多路复用器的输入连接到输入端子，最后一个单元多路复用器的输出连接到输出端子，并且其他多路复用器的相应输入互相连接到串联联接中的前一个多路复用器的输出，一半的多路复用器相对于另一半的多路复用器被相反地控制。
根据该第二个方面的一个实施例，多路复用器为反相多路复用器。
根据该第二个方面的一个实施例，所有多路复用器都是相同的。
根据该第二个方面的一个实施例，一半的多路复用器的控制输入连接到所述控制端子。
根据该第二个方面的一个实施例，另一半的多路复用器的控制输入连接到具有连接到所述控制端子的输入的多路复用器的输出。
一个实施例还提供了四对一多路复用器，其包括三个二对一逻辑多路复用器。
一个实施例还提供了数生成电路，其包括至少一个如上所述的多路复用器。
第三方面的一个实施例提供了电路，该电路用于计数由具有至少两个反相脉冲信号供应端子的电路提供的脉冲，该电路包括：
提供第一计数的第一脉冲信号的脉冲的第一计数器；
提供第二计数的第二脉冲信号的脉冲的第二计数器；以及
用于选择计数之一的元件。
根据该第三方面的一个实施例，选择元件除了接收计数器提供的计数外，还接收所述脉冲信号。
根据该第三方面的一个实施例，选择元件将脉冲信号之一的脉冲的消失考虑在内。
根据该第三方面的一个实施例，被选择的计数为具有首先停止的脉冲信号的计数器的计数。
根据该第三方面的一个实施例，被选择的计数为具有最后停止的脉冲信号的计数器的计数。
根据该第三方面的一个实施例，被选择的计数为：
如果两个计数具有相同的奇偶性，则为具有最高计数的计数器的计数；或
如果计数器的计数为偶数，则为具有最高计数的计数器的计数，并且如果计数为奇数，则为具有最低计数的计数器的计数。
根据该第三方面的一个实施例，选择电路提供被选择的计数的最低有效位。
根据该第三方面的一个实施例，脉冲由振荡发生器的彼此回送的两个延迟线路来提供。
根据该第三方面的一个实施例，脉冲计数电路进一步包括在每个计数器的上游的脉冲成形电路。
根据该第三方面的一个实施例，成形电路包括触发器，该触发器具有在穿过延迟元件后回送到初始或重置(RN)输入的输出。
根据该第三方面的一个实施例，通过延迟元件引入的延迟大于触发器将脉冲考虑在内的最小时间。
一个实施例还提供了数生成电路，其包括至少一个脉冲计数电路。
在下面结合附图对特定实施例的非限制性描述中，将详细讨论前述以及其他特征和优点。
附图说明
图1以框图的形式示意地示出了所描述的实施例应用到的类型的电子电路的实施例；
图2示出了用于随机数或不可克隆数的发生器的用于产生多个振荡的电路的示例；
图3A、3B、3C、3D和3E以时序图的形式图示了多个振荡的发生器的操作的新解释；
图4示出了振荡发生器的实施例；
图5以框图的形式示意地示出了多个振荡的发生器的备选实施例；
图6示意地示出了用于多个振荡的发生器的延迟线路的实施例；
图7示意地示出了二对一的对称的多路复用器电路的实施例；
图8示出了四对一的对称多路复用器的实施例；
图9示出了基于多个振荡的发生器的随机数发生器的实施例；
图10示出了脉冲信号成形电路的实施例；以及
图11A、11B、11C和11D以时序图的形式图示了图10的成形电路的操作。
具体实施方式
在不同附图中，使用相同的附图标记指定相同元件。尤其是，不同实施例共有的结构和/或功能元件可以使用相同的附图标记来指定，并且可以具有相同的结构、尺寸和材料性质。为了清楚，仅仅对于所述实施例的理解有用的那些步骤和元件被示出和将详细描述。尤其是，没有详细描述集成了所描述的发生器的电路的应用和生成的数(随机或不可克隆的)的使用，所描述的实施例与当前使用和应用兼容。任意地，逻辑信号的高状态被设为1，并且其低状态被设为0。当提及术语“大约”、“近似”或“量级”时，这意味着在10％内，优选在5％内。
本公开的数发生器联系振荡的随机数的发生器的示例被描述在下文中。然而，除非另有规定，之后所描述的全部内容适用于多个振荡的发生器以用于不可克隆物理功能。
图1非常示意地示出了将要描述的实施例应用到的类型的电子电路1。
电路1包括：
计算或处理实体12(PU)，例如状态机、微处理器、可编程逻辑电路等；
一个或多个易失性和/或非易失性存储区域14(MEM)，用于存储所有或部分的数据和密钥；
一个或多个实现与电路1所旨在的应用有关的各种功能(FCT)的电路16，例如密码处理器、生物识别传感器控制电路等；
一个或多个在电路1内部的不同元件之间的数据、地址和/或控制总线17，和用于与电路1的外部通信的输入-输出接口19(I/O)；以及
一个或多个随机数发生电路2(RNG)。
图2示出了用于随机数发生器的多个振荡的常用发生器10的电气图的示例。
发生器10基于彼此回送的两条延迟线路，每条延迟线路由串联连接的延迟元件形成，每个延迟元件以与其输入相同的状态(1或0)返回信号。每个链的延迟元件的数目可以是不同的或相同的。在所示的示例中，第一线路11包括在第一NAND型逻辑门13的输出端子131和第二NAND型逻辑门15的第一输入端子153之间的四个串联连接的延迟元件111、112、113和114。第二线路17包括在第二门15的输出端子151和第一门13的第一输入133之间的三个串联连接的延迟元件171、172和173。逻辑门13和15的相应的第二输入135和155形成旨在于接收相同的控制信号CTRL(用于启动数的生成)的输入端子。例如在第一线路的输出上，即在门15的第一输入153上，调节随机数的振荡的数目被采样。作为变体，在门13的输入133上、在门13的输出131处、或在门15的输出151处对振荡的数目进行采样。
由两条线路引入的延迟之间的差异调节出现在端子133和153处的信号的占空比。
从理论上来说，只要信号CTRL在状态1，图2的发生器就会以占空比无限地振荡。事实上，在没有噪声但是延迟元件(逻辑门)具有不同延迟(这最终使占空比完全变形以停止振荡器)的情况下，发生器最终在固定数目的振荡之后停止。在噪声(抖动)存在的情况下，发生器最终停止，但是在具有可变值的振荡数目之后停止。因此，发生器停止的事实本身不是问题，相反地，但问题是不能确定在哪个值(什么数目的振荡)附近它会停止。实际上，为了随机数发生器正确操作，它必须累积足够的噪声，从而足够数目的振荡，以便在计数器停止时，振荡的数目的计数的结果在它的最低有效位或振荡计数器的几个(小于十)最低有效位的水平上提供足够的随机性。
上述实施例形成对多个振荡的发生器的行为的新分析。
特别地，发明人已经观察到，可能将多个振荡的发生器的行为与形成它的元件的固有可量化参数相关联。
图3A、3B、3C、3D和3E在时序图中示出了图2的电路的理论操作。图3A示出了信号CTRL的形状的示例。图3B示出了出现在门13的输出131上的信号的形状的对应示例。图3C示出了出现在第二线路的输出(门13的输入133)上的信号的形状的对应示例。图3D示出了出现在门15的输出151上的信号的形状的对应示例。图3E示出了出现在第一线路的输出(门15的输入153)上的信号的形状的对应示例。
由每个门和每个延迟元件引入的延迟被假定为具有对于所有元件和门均相同的值tdu。
当信号CTRL处于状态0时，输出131和151总是处于状态1.因此，线路17和11的输出133和153在状态1是稳定的。
在时间t30，信号CTRL切换到状态1以启动生成。在延迟tdu之后，输出131和151在时间t31切换到状态0。线路13和15在出现在端子131和151处的信号的上升沿和下降沿上分别引入4*tdu和3*tdu的延迟。因此，信号133在时间t31之后3*tdu的时间t32切换到状态1，并且信号153在时间t31之后4*tdu的时间t33切换到状态1。
信号131和151然后在分别相对于时间t32和t33的延迟tdu的情况下切换到状态1，以此类推。
当振荡停止时，优选地在输出153(或133)处的采样振荡的数目是随机的。
应当注意，这种振荡数目可以在环路的任何点处进行计数。
发明人认为，除了相位噪声之外，导致停止发生器的因素之一特别地源自信号的上升时间和下降时间之间的不平衡，即，在延迟元件或者门从状态1切换到状态0与从状态0切换到状态1所用的时间之间的不平衡。实际上，发生器的支路(延迟线路加上NAND门)的上升时间和下降时间之间的延迟导致存在状态的持续时间变得比由延迟线路的元件引入的延迟短的时间。
问题是，该“时间”是线路中的延迟元件的数目的函数(时间偏移的累积)。然而，将期望的是，发生器在其结束时停止的持续时间是可控制的，以便在设计新电路时能够确保在发生器停止之前的振荡数目是足够的。
采用与图2的示例中相同的符号，以下符号将会被使用：
t1n，输出131的信号的第n个边沿(上升或下降)的时间；
t2n，输出151的信号的第n个边沿(上升或下降)的时间；
L1n，输出131的信号的第n个低电平的持续时间(该持续时间与由第二线路17加上第一门13引入的延迟相关)；
H2n，输出151的信号的第n个高电平的持续时间(该持续时间与由第一线路11加上第二门15引入的延迟相关)；
tr1和tf1，相对于端子131的切换时间的输出151的信号的相应上升和下降时间；以及
tr2和tf2，相对于端子151的切换时间的输出131的信号的相应上升和下降时间。
发生器行为可以从等差序列写出。
特别地，可以写出以下内容：
L1n＝t12n+1-t12n；以及
H2n＝t22n+2-t22n+1。
进一步地，
t12n＝t22n-1+tf2；
t12n+1＝t22n+tr2；
t22n-1＝t12n-2+tr1；以及
t22n＝t12n-1+tf1。
可以推导出以下内容：
L1n＝H2n-1-△fr2，其中△fr2＝tf2-tr2；以及
H2n-1＝L1n-1+△fr1，其中△fr1＝tf1-tr1。
基于这些关系，可以根据上升时间和下降时间之间的差异，简单地表示差异持续时间的复现。
例如，对于持续时间L1n，可以写出：
L1n+1＝L1n+△fr1-△fr2。
然后，通过从第一项L10(n＝0)表示序列：
L1n＝L10-n*r，其中r＝△fr2-△fr1。
因此，在电路的设计上，根据所选择的基本单元(延迟元件)的数目及其在上升时间和下降时间之间的间隔，获得具有可以确定的公比r的等差序列。
可以针对持续时间H2写出类似的关系，其中：
H2n＝H20-n*r。
同样，指出：
H1n，输出131的信号的第n个高电平的持续时间(该持续时间与由第一线路11加上第二门15引入的延迟相关)；
L2n，输出151的信号的第n个低电平的持续时间(该持续时间与由第一线路11加上第二门15引入的延迟相关)；
可以获得以下关系：
H1n＝H10+n*r；以及
L2n＝L20+n*r。
如果上升时间和下降时间之间的差异(公比r)为负，则持续时间L1和H2增加，而持续时间L2和H1减小。相反地，如果公比r为正，则持续时间L1和H2减少，而持续时间L2和H1增加。
图4示出利用该分析的多次振荡的发生器的实施例。
事实上，期望能够控制(以便遵守随机发生器所需的特性)振荡发生器的沿时间的行为，即从其停止的持续时间。该持续时间不仅是由延迟线路引入的延迟的函数，而且还是线路的上升和下降时间的函数。
知道期望形成随机发生器的技术的基本单元(延迟元件)的行为，可以推导出其后发生器将停止的振荡数目。利用正的公比r，当持续时间L1n变为零时可以设置限制，即，对于n＝L10/r。事实上，当脉冲的持续时间变得短于延迟元件的延迟时，振荡停止。
根据该实施例，每个支路分别由被称为对称的(即具有相同或非常接近的上升和下降时间(上升和下降时间之间的间隔短于公比r的十分之一))延迟线路21和27分别与被称为不对称的(具有彼此不同的上升和下降时间)元件21和28串联组成。第一支路的输入端子231连接到第一NAND型逻辑门23的输出，第一NAND型逻辑门23具有接收触发信号CTRL的第一输入235，并且具有接收第二支路的输出的第二输入233。第一支路的输出端子253连接到第二NAND型门25的第一输入，第二NAND型门25具有接收信号CTRL的第一输入255，并且使第二NAND型门25的输出251连接到第二支路的输入。随机数的振荡的发生器的输出为例如端子253或端子233。如前所述，该输出以及因此的振荡计数可以作为变型分别对应于门23或25的输出231或251，或更一般地在回路的任何点处。事实上，输出连接到振荡数目的异步计数器的输出，异步计数器对在由信号CTRL激活发生器和振荡停止之间的振荡数目进行计数。例如，该计数器(图4中未示出)由级联的一个或多个触发器形成，该触发器或第一触发器的时钟输入接收发生器的输出信号。触发器输出通过一个或多个的位(根据触发器的数目)提供数目，其中通常只保留最低有效位以形成随机数。
可以并行地使用多个发生器以增加所生成的随机位的速率。
为了形成对称的延迟线路21和27，优选使用成对的反相器，即每条线路中有偶数个反相器。例如，线路21包括串联的p对反相器3，而线路27包括串联的q对反相器3。数p和q可以彼此相同或不同。
通过使用成对的反相器，不仅在每条线路的输出处的信号没有反相，而且最重要的是，每条线路具有相同或非常接近的上升和下降时间(间隔小于除以p或q的公比的十分之一)。事实上，通过使用相关技术的相同逻辑单元，即使以该技术制造的反相器3具有不同于其下降时间的上升时间，一对相同的反相器3形成具有相同上升和下降时间的元件。注意到tr和tf是反相器3的上升和下降时间，一对的上升和下降时间变为tr+tf(根据输入边沿的方向为tr+tf或tf+tr)。因此，即使时间tf和tr彼此不同，它们的和针对所有反相器对保持不变。因此，无论如何转变(上升或下降)，线路21和27都引入可确定的不变延迟。
可以使用任何类型的反相器(例如，由两个串联连接的晶体管形成的CMOS反相器，具有互连输入的NOR或NAND门等)，假设这些反相器当它们串联配对时遵守依次地或者相反地关联上升时间和下降时间的条件，使得无论在输入处存在的边沿如何，这些时间都被相加。
为了形成非对称元件22和24，使用逻辑放大器类型(缓冲器)的非反相元件，不包括两个相同的串联连接的反相器。例如，可以使用使其两个输入连接的OR型、AND型门，或者也可以使用可以简化到仅仅取决于单个输入并具有不同上升和下降时间的反相功能的任何逻辑功能。每个元件22和24被选择为具有不同于其下降时间的上升时间。进一步地，元件22和24被选择为在它们的上升时间和下降时间之间具有不同的间隔。因此，将调节发生器的停止的间隔被引入。事实上，如上面建立的公式所示，门23和25也引入了每个支路的上升和下降时间之间的偏移。该偏移应该与分别由元件24和22引入的偏移相加，以分别获得间隔△fr1和△fr2，并且因此获得等差序列的公比。
所提供的实施例的优点在于线路21和27的反相器对的数目p和q对限定振荡的等差序列的公比没有影响。事实上，它们仅调节每个序列的第一项，即，跟随激活生成的信号CTRL的切换的第一脉冲的持续时间。
根据简化的实施例，提供单个元件22或24，另一个支路仅具有对称的延迟线路。
线路21和27可以无差异地放置在分别与它们相关联的元件22和24的上游或下游。作为一种变型，元件22和24甚至在形成线路21和27的反相器或反相器对之间被插入在线路21和27的内部。
所描述的实施例的优点在于，现在可以容易地对振荡发生器设置尺寸并且能够表征它。因此，在包括随机数发生器的电子电路的设计中，知道技术中的上升时间和下降时间之间的间隔，容易实现规范。
生成的数的解释通过对输出233和253中的一个输出上的脉冲进行计数以及通过在计数周期结束时取例如最低有效位作为随机位来执行。计数周期通过时钟信号设置。
图5示意地示出了备选实施例，根据该备选实施例，等差序列的公比期望被最小化同时保持容易确定。
根据该变型，与图4的实施例相比，分别提供与每个元件22、24或不对称延迟线路(ADL)并联的第二对称延迟线路(SDL)26和28。延迟线路22和26的输入连接到线路21的输出。线路24和28的输入连接到线路27的输出。线路22和26以及线路24和28的输出分别连接到两对一多路复用器51和52的输入，多路复用器51和52的输出分别连接到逻辑门25和23的输入253和233。多路复用器51由多路复用器51的输出信号的脉冲的计数(计数器53，CNTH)产生的信号控制。换句话说，计数器确定从非对称线路22切换到对称线路26的脉冲数。在多路复用器52的一侧，由同一计数器53或不同的计数器进行的控制可以被提供，计数器对多路复用器52的输出的脉冲进行计数。事实上，如果使用单个计数器，则其被放置在具有最长延迟的支路上，以避免在第一脉冲结束之前切换多路复用器。
这种变化能够使得等差序列的公比可配置，并且更具体地，能够减小该公比以延迟发生器的停止。
事实上，仅使用对称元件(21、26、27和28)执行非对称回路和余下的回路最小化序列的公比。采用上述符号，公比r除以回路数。除了其他以外，这能够增加流经发生器的延迟线路的脉冲数，同时减小延迟线路的大小。
计数器53可以为对脉冲进行计数的计数器，当振荡停止时使脉冲的最低有效位限定所生成的随机数。
图6示出了可参数化为具有对称延迟和不对称延迟的延迟线路6的实施例。
作为前述实施例中的具体示例，图6的实施例可以形成一个支路的对称延迟线路(例如21)和非对称延迟元件(例如22)的实施例。
根据本实施例，一个或多个(在该示例中为三个)对称延迟线路212、214和216(即每个具有相同的上升和下降时间)与一个或多个(在该示例中为三个)延迟元件或非对称延迟线路221、223、225(即每个具有不同的上升和下降时间)相关联，每个非对称或对称线路分别可以通过多路复用器61、62、63、64、65和66被旁路。换句话说，线路212、214、216、221、223和225的输入分别连接到多路复用器61、62、63、64、65和66的第一输入，多路复用器61、62、63、64、65和66的另一个输入分别连接到对应延迟线路的输出。多路复用器61、62、63、64和65的输出分别连接到线路212、214、216、221、223和225的输入，并且多路复用器66的输出限定可参数化延迟线路的输出OUT。
每个多路复用器61至66是单独可控的，例如，分别通过不同的位，例如字SEL_DLY的不同位[5]、[4]、[3]、[2]、[1]、[0]。
在形成图4所示类型的多个振荡的发生器的应用中，线路6的输入端子IN连接到相关支路的输出(231或251，图4和5)。
优选地，每个线路212、214、216由一个或多个反相器对(即延迟元件)形成，每个线路具有如上所述的相同的上升和下降时间。在所示示例中，线路212、214和216分别包括32、16和8对反相器，即32、16和8个单元对称延迟元件(sdelt)。
不对称线路221、223和225引入相同或不同的延迟。优选地，线路221、223和225由相同的单元元件形成，即，在上升时间和下降时间之间引入相同的偏移。然后在每条线路中提供不同数目的单元元件，这使得系统能够以最佳粒度容易被参数化。在所示示例中，线路221、223和225分别包括4、2和1个非对称单位延迟元件(adelt)。
因此，延迟和延迟线路6的上升时间和下降时间之间的差都可以被参数化。以线路212、214和216中的相同单元元件和线路221、223和225中的相同单元元件为例，范围在对称单元元件的延迟的8至56倍的对称延迟和范围在由对称单元元件引入的间隔的1至7倍的上升沿和下降沿之间的时间间隔可以被选择。
例如，如上参考图4所述形成单元元件。
对称和非对称延迟线路的数目取决于所需的调节能力。不对称元件不仅具有不同的上升和下降时间，而且具有促成延迟线路的总延迟的固有延迟。
例如，图6的实施例可以用于集成相同的发生器结构并且使得该结构可参数化，无论是在设计上还是在应用中。
图6的实施例可以通过与每个非对称线路221、223和225并联地放置具有相同延迟的对称线路与图5的实施例组合，从而抑制驱动多路复用器64到66的上部输入(在图6所示的方向)的线路的旁路。作为变型，3对1多路复用器被使用，3对1多路复用器具有接收相同延迟的并联的两条线路(分别为同步或异步)的相应输出的两个输入，并且具有直接接收上一级多路复用器的输出的第三输入。
在图6或其变型的实施例中，为了使参数化更容易，期望多路复用器61至66引入对称延迟。现在，通常的多路复用器在上升时间和下降时间方面具有不对称的操作。
图7示出了具有对称操作(即相同的上升和下降时间)的多路复用器7的实施例。
多路复用器7或图7为二对一多路复用器，即，它选择其两个输入A或B中的一个输入，并在输出Z提供对应信号。A或B之间的选择由控制信号S执行。
多路复用器7包括四个二对一复用或选择元件。多路复用器7可以被认为是由在链中关联的4个单元多路复用器72、74、76和78形成的。多路复用器是反相多路复用器。第一多路复用器72的输入端子分别连接到输入A和B。第二多路复用器74的两个输入一起连接到第一多路复用器72的输出。第三多路复用器76的两个输入一起连接到第二多路复用器的输出。第四多路复用器78的两个输入端子一起连接到第三多路复用器76的输出，并且其输出传递输出Z。信号S直接控制多路复用器72和74，并且在经过反相器75之后，控制多路复用器76和78。
多路复用器74、76和78使它们的输入互连的事实导致它们实际上不执行选择。然而，假设所有多路复用器72、74、76和78是相同的，它们都具有相同的上升和下降时间。进一步地，它们在它们的第一输入上存在边沿时都具有类似的行为，并且在它们的第二输入上存在边沿时都具有类似的行为。
注意到tr上升时间，tf下降时间，并且通过根据边沿是在输入A(相关多路复用器的第一输入)还是B上(相关多路复用器的第二输入)上，将这些符号分别添加第一索引A和B，和根据相关的多路复用器的第二索引72、74、76或78，可以写为：
trA72＝trA74＝trA76＝trA78＝trA；
tfA72＝tfA74＝tfA76＝tfA78＝tfA；
trB72＝trB74＝trB76＝trB78＝trB；以及
tfB72＝tfB74＝tfB76＝tfB78＝tfB。
由于两个多路复用器76和78的控制相对于多路复用器72和74的控制的反相，多路复用器7从输入A或B到输出Z的上升和下降时间，可以根据是否在输入A或输入B上存在上升沿r或下降沿f被写为：
trAZ＝tfA72+trA74+tfB76+trB78；
tfAZ＝tfA72+tfA74+trB76+tfB78；
trBZ＝tfB72+trB74+tfA76+trA78；以及
tfBZ＝tfB72+tfB74+trA76+tfA78。
由于对于给定输入该单元的上升和下降时间都相同，可以推导出：
trAZ＝tfAZ＝trBZ＝tfBZ＝trA+tfA+trB+tfB。
因此，无论考虑的输入如何，多路复用器7的上升和下降时间是相同的。因此，多路复用器与上述给定的限定是对称的。
作为一种变型，可以假设在其他位置使控制反相，假设当两个其他多路复用器选择它们相应的第二输入时，两个多路复用器选择它们相应的第一输入。然而，在这种情况下，将确定由反相器引入的传播延迟不大于单元多路复用器的最小传播时间，简言之输出被改变。图7的实施例的优点在于，其确保在信号(边沿)最后跨多路复用器72和74之前，多路复用器76和78的选择是有效的。
虽然这在对称方面没有提供优点，但是可以假设使用8、12和16以及更一般地任意四的倍数个单元多路复用器，假设使其中一半以相对于另一半相反的方式被控制。例如，这使得能够增加传播时间而不改变操作的对称性。
图7的实施例的优点在于其独立于单元多路复用器的内部结构。实际上，假设使用相同的单元多路复用器，所描述的操作被遵守。
如图7所示的多路复用器具有多个应用。具体地，具有对称操作通常是有利的。
作为应用的具体示例，图7的多路复用器可以用于形成图6的实施例的多路复用器61、62、63、64、65和66中的每一个。因此优点在于数发生器的脉冲序列的公比仅保持与不对称元件221、223和225相关联，这减小了大小。
图7的多路复用器7的结构可以被适配为形成具有多于两个输入的多路复用器。
图8示出了对称的四对一多路复用器8的实施例。
根据该实施例，使用图7中的类型的三个二对一多路复用器。第一多路复用器7a限定两个输入A和B。第二多路复用器7b限定输入C和D。多路复用器7a和7b的相应输出连接到第三多路复用器7c的两个输入，第三多路复用器7c的输出限定四对一多路复用器的输出Z’。多路复用器7a和7b分别由信号S1和其反相信号控制。多路复用器7c由信号S2控制。例如，假设通过两位的选择字，信号S2由最高有效位形成，信号S1由最低有效位形成。
在上述类型的随机数发生器中，发生器输出的解释需要对在输出处存在的脉冲进行计数。此计数确定提取的数目。例如，在振荡停止之后，在发生器的开始和计数器的读取信号之间，存在于发生器输出处的脉冲的计数的最低有效位被当作由发生器20产生的随机位。根据由发生器的延迟线路的大小调节的可能的时间间隔的范围来选择发生器的开始和读取信号之间的时间间隔。
然而，在计数器中，在状态1和状态0的计数之间可能存在不平衡，具体地如果待计数的信号的状态之一相对于另一个状态变得太短。这种现象是由于从给定的脉冲持续时间(在持续时间减小的方向)，计数器仅能够根据其包含的当前计数的奇偶性考虑到一个方向上的脉冲。继而，在提取1和提取0的概率之间存在不平衡。换句话说，使用图4中的类型的发生器(同样使用图2中的类型的发生器)，当占空比变得太过变形时，使用发生器输出作为计数时钟导致脉冲的持续时间(根据相关输出的低或高)短于触发器考虑脉冲所需的最小时间。现在，这个时间对于高状态和低状态是不同的。因此，无论使用什么输出，触发器将离开其正常操作，并且在设计时不能预先确定哪个输出将会被考虑。
这个问题不仅会在对如本公开所描述的发生器中的振荡数目进行计数中遇到，更通常地会在对信号的短持续时间的事件进行计数中遇到，例如毛刺检测器。
实际上，计数器，无论是否异步，都用称为方形的时钟正常地操作，即，具有接近50％的占空比。现在，在上述发生器的情况下，对应于输出231或251(或233、253)的异步计数器的时钟的占空比在每个周期减小直到振荡结束，或者相反地，在每个周期增加直到振荡结束时。因此，输出之一在状态0停止，而另一个在状态1停止。然而，通常不能确定地知道输出中的哪一个将在状态1停止，哪一个将在状态0停止。
在计数器侧，可以使用触发器，该触发器在它们的规格中在高状态(1)中需要时钟的最小持续时间和在低状态(0)中需要时钟信号的最小持续时间，例如，任意地在高状态下的最小持续时间110ps和在低状态下的最小持续时间的87ps。因此，当计数器的输入触发器接收到具有非常低或非常高的占空比的时钟时，其可能最后在规范之外操作，并且之后不考虑时钟信号的脉冲。
图9示出了上述类型的随机数发生器的实施例，其中其脉冲计数元件能够使得对生成的数进行成形。
图9示出了从门231和251的输出采样所生成的脉冲的数目的变型。
根据该实施例，例如如图4所示的随机振荡数目发生器20(RONG)的每个输出251、231分别连接到计数器91(CNTR)、93(CNTL)的输入。每个计数器91、93对对应的发生器输出信号的脉冲进行计数。例如，每个计数器为D触发器类型的异步计数器。
计数器91和93的读取由信号READ触发，信号READ将计数传送到决定(DECIS)或组合电路95。电路95还接收输出信号231和251，以在决定时知道在振荡停止时这些信号的状态。
在功能上，使用振荡数目的计数器，一个计数器具有发生器20的输出，另一个计数器具有发生器20的另一个输出。如上所述，计数器中的一个将在另一个之前停止操作，即，由于触发器的最小操作持续时间对于高状态和低状态是不同的，计数器的输入触发器将会在另一个计数器的输入触发器之前停止操作。事实上，计数器中的一个将在不遵守其在低状态下的最小时间的振荡的影响下停止，而另一个计数器将在不遵守其在高状态下的最小时间的振荡的影响下停止。
根据应用，根据由输出231和251提供的状态，由电路95执行的在计数器91和93的输出之间进行选择的标准不同。这种选择标准可以通过对发生器操作的模拟以确定触发器是否由于高状态下的最小时间或由于低状态下的最小时间而停止来调节。
例如，如果重要的是计数结果的奇偶性，并且假设停止的计数器的触发器在低状态(状态0)下的持续时间太短的影响下首先停止，则对应的计数器的值将低于另一个计数器的值。如果这种影响随着触发器的非对称操被累积，即，从0到1比从1到0(或相反)更容易切换，则这在随机数生成中引入了偏差，这是不期望的。则计数器中在从1切换到0已经停止的计数器被选择。
根据又一示例，其中奇偶性具有比振荡的高数目更小的重要性，选择最后停止的计数器。
根据又一示例，决定取决于计数器之间的关系。因此，保持以下的值：
如果两个计数具有相同的奇偶性，则保持具有最高计数的计数器的值；或者
如果该计数为偶数，则保持具有最高计数的计数器的值，并且如果计数为奇数，则保持具有最低计数的计数器的值。
根据又一示例，考虑到由于另一个计数器已经停止，计数器中持续操作的计数器具有异步操作的高风险。在这种情况下，块95选择首先停止的计数器的结果，即在输出231或251的状态切换时不改变其最低有效位的第一个计数器。在通过模拟尚未确定触发器停止的原因(在低状态下的最小时间或在高状态下的最小时间)的情况下，该实施例是优选的。
对两个输出进行计数并根据情况采用一个或另一个的事实能够不错过一个脉冲。
应当注意，关于图9所描述的计数电路更一般地适用于任何随机数发生器，而不必要适用于图4的计数电路。具体地，可以对于具有彼此回送的延迟线路的任何随机数发生器(如图2)实现计数电路。
根据该计数方面的另一个实施例，由输出253和233提供的信号在被计数之前被成形以消除可能的错误计数。为了实现这个，可选的成形电路(SHAPER)97被插入在相应的输出251和231与计数器91和93之间。
图10示出了脉冲信号成形电路97的实施例。
电路97包括D型触发器972，其D输入被强制为高状态(1)，且其Q非反相输出限定提供成形信号的输出S97。触发器972的CK时钟输入限定接收待成形脉冲信号的电路的输入。触发器972的NQ反相输出经由非反相延迟元件974(DELAY)连接到AND型逻辑门976的第一输入，该逻辑门976的输出连接到触发器972的RN重置输入(在上升沿有效)。门976的第二输入旨在接收用于激活电路97的信号RSTN。当信号RSTN处于状态0时，电路97不活动且输出S97永久地处于状态0。因此门976是可选的，如果电路97不需要被解除激活。
由元件974引入的延迟的值被选择为大于可以由D触发器捕获的最小脉冲宽度。
图11A、11B、11C和11D以时序图的形式示出了图10的成形电路的操作。图11A示出了将要被成形的输入信号CK的形状的示例。图11B示出了Q输出(S97)的信号的对应形状的示例。图11C示出了NQ输出的对应形状的示例。图11D示出了RN输入的信号的对应形状的示例。
假定正脉冲的脉冲信号CK。
最初，Q输出(并且因此输出S97)处于状态0，NQ输出处于状态1。RN输入处于状态1。假定信号RSTN是活跃的(状态1)。
在时钟信号CK上的上升沿出现(时间t90)时，由于D输入处于状态1且RN输入处于状态1，所以该脉冲被传送到切换到状态1的Q输出。然而，NQ输出(Q输出的反相)切换到状态0。该状态通过RN输入上的延迟DELAY(考虑包括在值DELAY中的由门976引入的延迟)被传送。在延迟DELAY结束时的RN输入的切换导致将Q输出强制为状态0，并且相应地将NQ输出强制为状态1，转而，这又导致总是在延迟DELAY结束时，RN输入切换到状态0。然后触发器准备好考虑新的状态。时序图的右侧部分示出了使用具有持续时间比延迟DELAY短的脉冲CK的操作。延迟DELAY独立于信号CK的脉冲的持续时间来设置输出信号的脉冲的持续时间。因此，即使信号CK的脉冲理论上太短而不能考虑其下降，它仍然存在于Q输出上。
持续时间DELAY设置信号S97的脉冲的持续时间，并且因此设置图10的实施例中的计数器的输入的持续时间。
为了形成以负脉冲的脉冲信号操作的成形电路，门976的输出连接到触发器的设置输入，将输入强制为状态0，并且延迟元件接收Q非反相输出，而成形电路的输出由NQ反相输出限定。根据上述说明，操作可以容易地被调换顺序。
已经描述的实施例的优点在于，它们能够以可确定的方式可靠地设计或配置随机数发生器。因此，由规格设定的准则可以被实现，并且可以验证发生器满足这些规格的事实。
另一个优点在于所描述的解决方案与给定技术的标准单元的使用兼容。
另一个优点在于发生器组件可以由逻辑元件形成。
对于随机数发生器，在固定时间间隔之后对数目进行采样，该固定时间间隔开始于发生器的激活(信号CTRL)，并被选择为大于发生器的最大停止时间，或者通过检测计数器的停止来对数目进行采样。
为了形成集成电路标识符类型的不可克隆数的发生器，延迟线路以及等差序列的公比被设置大小以设置振荡数目。在发生器停止之后，以与对于随机数发生器相同的方式对数目进行采样，并且仅优选地保留位的一部分(最有效的)。
已经描述了各种实施例。本领域技术人员将会作出各种更改、修改和改进。特别地，由对称延迟线路引入的延迟和由非对称延迟元件引入的偏移的选择取决于发生器的应用和规格。最后，基于上文给出的功能指示，所描述实施例的实际实施方式在本领域技术人员的能力范围内。
这些更改、修改和改进认为是本公开内容的一部分，并且包括在本发明的精神和范围内。因此，前面的描述仅仅是通过示例的方式并且不旨在于限制。本发明仅被限制为如所附权利要求及其等效物所限定的。

Claims (14)

1.一种逻辑二对一多路复用器，包括：
两个输入端子(A、B)；
一个输出端子(Z)；
控制端子(S)；以及
四的倍数个串联连接的二对一多路复用器(72、74、76、78)，第一多路复用器(72)的输入连接到所述输入端子，最后一个多路复用器(78)的输出连接到所述输出端子，并且其他多路复用器(74、76)中的每个多路复用器的相应输入相互连接并连接到串联联接中的前一个多路复用器的输出，一半的多路复用器相对于另一半的多路复用器被相反地控制。
2.根据权利要求1所述的逻辑二对一多路复用器，其中所述多路复用器(72、74、76、78)为反相多路复用器。
3.根据权利要求1所述的逻辑二对一多路复用器，其中所有多路复用器(72、74、76、78)都相同。
4.根据权利要求1所述的逻辑二对一多路复用器，其中一半的多路复用器的控制输入连接到所述控制端子(S)。
5.根据权利要求4所述的逻辑二对一多路复用器，其中另一半的多路复用器的控制输入连接到反相器(75)的输出，所述反相器(75)的输入连接到所述控制端子(S)。
6.一种四对一多路复用器，包括三个根据权利要求1所述的逻辑二对一多路复用器。
7.一种数生成电路，包括至少一个根据权利要求1所述的逻辑二对一多路复用器。
8.一种逻辑二对一多路复用器，包括：
两个输入端子；
一个输出端子；
控制端子；以及
四个串联连接的二对一多路复用器，所述四个串联连接的二对一多路复用器中的第一多路复用器的两个输入连接到所述两个输入端子，所述四个串联连接的二对一多路复用器中的最后一个多路复用器的输出连接到所述一个输出端子，并且所述四个串联连接的二对一多路复用器中的其他多路复用器中的每个多路复用器的两个输入相互连接并连接到所述四个串联连接的二对一多路复用器中的前一个多路复用器的输出，
其中所述四个串联连接的二对一多路复用器中一半的多路复用器相对于所述四个串联连接的二对一多路复用器中另一半的多路复用器被相反地控制。
9.根据权利要求8所述的逻辑二对一多路复用器，其中所述四个串联连接的二对一多路复用器中的所述多路复用器为反相多路复用器。
10.根据权利要求8所述的逻辑二对一多路复用器，其中所述四个串联连接的二对一多路复用器中的所有多路复用器都相同。
11.根据权利要求8所述的逻辑二对一多路复用器，其中所述四个串联连接的二对一多路复用器中所述一半的多路复用器的控制输入连接到所述控制端子。
12.根据权利要求11所述的逻辑二对一多路复用器，其中所述四个串联连接的二对一多路复用器中所述另一半的多路复用器的控制输入连接到反相器的输出，所述反相器的输入连接到所述控制端子。
13.一种四对一多路复用器，包括三个多路复用器，其中所述三个多路复用器中的每个多路复用器包括逻辑二对一多路复用器，并且每个逻辑二对一多路复用器包括：
两个输入端子；
一个输出端子；
控制端子；以及
四个串联连接的二对一多路复用器，所述四个串联连接的二对一多路复用器中的第一多路复用器的两个输入连接到所述两个输入端子，所述四个串联连接的二对一多路复用器中的最后一个多路复用器的输出连接到所述一个输出端子，并且所述四个串联连接的二对一多路复用器中的其他多路复用器中的每个多路复用器的两个输入相互连接并连接到所述四个串联连接的二对一多路复用器中的前一个多路复用器的输出，
其中所述四个串联连接的二对一多路复用器中一半的多路复用器相对于所述四个串联连接的二对一多路复用器中另一半的多路复用器被相反地控制。
14.一种数生成电路，包括至少一个逻辑二对一多路复用器，所述逻辑二对一多路复用器包括：
两个输入端子；
一个输出端子；
控制端子；以及
四个串联连接的二对一多路复用器，所述四个串联连接的二对一多路复用器中的第一多路复用器的两个输入连接到所述两个输入端子，所述四个串联连接的二对一多路复用器中的最后一个多路复用器的输出连接到所述一个输出端子，并且所述四个串联连接的二对一多路复用器中的其他多路复用器中的每个多路复用器的两个输入相互连接并连接到所述四个串联连接的二对一多路复用器中的前一个多路复用器的输出，
其中所述四个串联连接的二对一多路复用器中一半的多路复用器相对于所述四个串联连接的二对一多路复用器中另一半的多路复用器被相反地控制。
CN201611083404.7A 2016-05-04 2016-11-30 多路复用器结构 Active CN107346400B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1654080A FR3051085B1 (fr) 2016-05-04 2016-05-04 Structure de multiplexeur
FR1654080 2016-05-04

Publications (2)

Publication Number Publication Date
CN107346400A CN107346400A (zh) 2017-11-14
CN107346400B true CN107346400B (zh) 2021-03-23

Family

ID=57485562

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201611083404.7A Active CN107346400B (zh) 2016-05-04 2016-11-30 多路复用器结构
CN201621303333.2U Active CN206977395U (zh) 2016-05-04 2016-11-30 逻辑二对一多路复用器、四对一多路复用器和数生成电路

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201621303333.2U Active CN206977395U (zh) 2016-05-04 2016-11-30 逻辑二对一多路复用器、四对一多路复用器和数生成电路

Country Status (4)

Country Link
US (1) US10103721B2 (zh)
EP (1) EP3242397A1 (zh)
CN (2) CN107346400B (zh)
FR (1) FR3051085B1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3051085B1 (fr) * 2016-05-04 2020-02-14 Stmicroelectronics (Rousset) Sas Structure de multiplexeur
FR3051084B1 (fr) * 2016-05-04 2019-08-02 Stmicroelectronics (Rousset) Sas Generateur de nombres d'oscillations
FR3051086B1 (fr) 2016-05-04 2019-07-26 Stmicroelectronics (Rousset) Sas Circuit de comptage d'impulsions
US11011212B1 (en) * 2020-05-12 2021-05-18 Micron Technology, Inc. Delay calibration oscillators for a memory device

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1577331A (en) 1976-06-19 1980-10-22 Plessey Co Ltd Synchronisation arrangements for digital switching centres
WO2000002028A1 (en) 1998-07-07 2000-01-13 The Goodyear Tire & Rubber Company Method of fabricating silicon capacitive sensor
US6795931B1 (en) * 1999-09-30 2004-09-21 Micron Technology, Inc. Method and apparatus for an adjustable delay circuit having arranged serially coarse stages received by a fine delay stage
KR100360995B1 (ko) 2000-03-03 2002-11-23 닛본 덴기 가부시끼가이샤 위상 동기 루프 회로 및 위상 동기 루프 회로에서의주파수 변조 방법
US20030160630A1 (en) 2002-02-27 2003-08-28 Adrian Earle Bidirectional edge accelerator circuit
US7206797B2 (en) 2003-04-14 2007-04-17 M-Systems Flash Disk Pioneers Ltd. Random number slip and swap generators
FR2899352B1 (fr) 2006-03-29 2008-06-20 Eads Secure Networks Soc Par A Generateur de nombres aleatoires
TWI316329B (en) 2006-04-26 2009-10-21 Realtek Semiconductor Corp Phase selector, data receiving device, data transmitting device utilizing phase selector and clock-selecting method
GB0617848D0 (en) * 2006-09-11 2006-10-18 Global Silicon Ltd A random number generator
KR101481572B1 (ko) * 2007-10-19 2015-01-26 삼성전자주식회사 난수 발생 장치
JP4427581B2 (ja) 2008-01-08 2010-03-10 株式会社東芝 乱数生成回路
US7602219B2 (en) 2008-02-20 2009-10-13 Infineon Technologies Ag Inverting cell
FR2932336B1 (fr) 2008-06-06 2010-06-18 Tiempo Circuit asynchrone insensible aux delais avec circuit d'insertion de delai
DE102008048292B4 (de) 2008-09-22 2012-07-12 Siemens Aktiengesellschaft Vorrichtung und Verfahren zum Erzeugen einer Zufallsbitfolge
JP5259830B2 (ja) 2009-09-29 2013-08-07 株式会社東芝 乱数生成回路
KR20110060033A (ko) * 2009-11-30 2011-06-08 박옥희 해상 구조물용 커플링
FR2961043B1 (fr) * 2010-06-04 2012-07-20 St Microelectronics Sa Registre a double front et son controle a partir d'une horloge
FR2960978B1 (fr) 2010-06-07 2013-06-21 St Microelectronics Grenoble 2 Comparateur de sequence asynchrone pour circuit d'autotest integre
US8804437B2 (en) * 2012-09-25 2014-08-12 Nvidia Corporation Column select multiplexer and method for static random-access memory and computer memory subsystem employing the same
KR20140108362A (ko) 2013-02-25 2014-09-11 삼성전자주식회사 난수 발생기
DE102013106976B3 (de) 2013-07-03 2014-08-28 Infineon Technologies Ag Elektronisches Übertragungselement
CN104572014B (zh) 2013-10-15 2019-02-22 恩智浦美国有限公司 具有重复激活的振荡器的真随机数生成器
US9335972B2 (en) 2013-11-29 2016-05-10 The Regents Of The University Of Michigan True random number generator
US9531354B1 (en) 2014-06-19 2016-12-27 Sk Hynix Memory Solutions Inc. True random number generator
FR3023396B1 (fr) 2014-07-02 2016-07-29 Stmicroelectronics Rousset Generateur de nombres aleatoires
FR3051086B1 (fr) * 2016-05-04 2019-07-26 Stmicroelectronics (Rousset) Sas Circuit de comptage d'impulsions
FR3051084B1 (fr) * 2016-05-04 2019-08-02 Stmicroelectronics (Rousset) Sas Generateur de nombres d'oscillations
FR3051085B1 (fr) * 2016-05-04 2020-02-14 Stmicroelectronics (Rousset) Sas Structure de multiplexeur

Also Published As

Publication number Publication date
FR3051085B1 (fr) 2020-02-14
US20170324405A1 (en) 2017-11-09
CN107346400A (zh) 2017-11-14
FR3051085A1 (fr) 2017-11-10
CN206977395U (zh) 2018-02-06
EP3242397A1 (fr) 2017-11-08
US10103721B2 (en) 2018-10-16

Similar Documents

Publication Publication Date Title
CN107346233B (zh) 大量振荡的生成器
US10659020B2 (en) Pulse counting circuit
CN107346400B (zh) 多路复用器结构
US9405510B2 (en) Random number generator
TWI621963B (zh) 藉由變更時脈延遲以防止旁通道攻擊的系統及其方法
US7117233B2 (en) Random number generator and method for generating a random number
KR20170019702A (ko) 난수 발생 장치
US10445068B2 (en) Random number generator
CN108574477B (zh) 可配置的延迟线
US9858042B1 (en) Configurable ring oscillator
EP3502870A1 (en) Stabilizing the startup behavior of ring oscillators
Fujieda On the feasibility of TERO-based true random number generator on Xilinx FPGAs
US10382025B2 (en) Circuit for meeting setup and hold times of a control signal with respect to a clock
Likhithashree et al. Design of Power-Efficient Ring Oscillator based Physically Unclonable Functions for FPGA
Jiménez et al. VLSI Implementation of digital frequency sensors as hardware countermeasure
KR100632300B1 (ko) 반도체 장치의 클럭드라이버

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant