CN107346233B - 大量振荡的生成器 - Google Patents

Abstract

一种用于生成大量振荡的电路，包括：第一分支，第一分支包括在上升沿上和在下降沿上引入对称延迟的至少一个延迟线以及在上升沿上和在下降沿上引入不同延迟的至少一个非对称延迟元件；第二分支，第二分支在第一分支上被环回并且包括在上升沿上和在下降沿上引入对称延迟的至少一个延迟线。

Description

大量振荡的生成器

本申请要求于2016年5月4日提交的法国专利申请号16/54082的优先权权益，在此将其内容通过引用的方式在法律可允许的最大范围上整体并入。

技术领域

本公开内容大体涉及电子电路，并且更具体地涉及在电路或电子设备中可使用的电路或电子功能。本说明书的电子电路和功能的应用的示例是随机数生成器的形成。应用的另一示例是例如用于生成唯一标识符或唯一加密密钥的物理不可克隆函数(PUF)的形成。本公开内容更具体地涉及在诸如加密、认证等等的安全应用中的随机数生成器。

背景技术

在许多应用中，处理单元使用随机生成的数，处理单元例如微控制器的中央处理单元(CPU)。

随机数生成电路使用可以具有除了随机数生成之外的其他应用的各种电路或子集。具体地，随机数生成器使用振荡器、多路复用器和类似类型的电路，尽管它们在随机数生成中尤其有利，但是其不限于这样的应用。

本发明所应用到的数生成器基于彼此环回的延迟线的使用。

存在改进供应物理不可克隆函数的随机数生成器或电路的需求。

更一般地，存在改进不仅在随机数或可重现数的生成应用中可使用而且在类似问题被提出的其他应用中可使用的逻辑电子功能的需求。

发明内容

实施例克服用于生成随机数或针对唯一标识符、加密密钥等等的物理功能的常见解决方案的缺点中的全部或部分。

根据本公开内容的一方面的实施例提供一种电路，该电路具有出于随机数或不可克隆数的生成的目的而能够被建模以形成大量振荡的生成的行为。

根据该方面的实施例提供一种具有能够被验证的行为的生成器。

根据该方面的实施例提供与给定电子技术的标准单元的使用兼容的解决方案。

根据本公开内容的另一方面的实施例提供一种对称多路复用器结构，其在用于传导上升沿的时间和用于传导下降沿的时间上具有类似的行为。

根据本公开内容的该另一方面的实施例提供一种与常见多路复用器结构兼容的多路复用器结构。

根据本公开内容的又一方面的实施例提供一种噪声信号状态切换(振荡)的计数器。

根据本公开内容的该又一方面的实施例提供更具体地适于振荡生成器的计数的解决方案。

因此，第一方面的实施例提供一种用于生成大量振荡的电路，包括：

第一分支，第一分支包括在上升沿上和在下降沿上引入对称延迟的至少一个延迟线以及在上升沿上和在下降沿上引入不同延迟的至少一个非对称延迟元件；

第二分支，第二分支在第一分支上被环回并且包括在上升沿上和在下降沿上引入对称延迟的至少一个延迟线。

根据该第一方面的实施例，第二分支还包括在上升沿上和在下降沿上引入不同延迟的至少一个非对称延迟元件。

根据该第一方面的实施例，将分支的相应输出与控制信号进行组合的NAND型门被插入在每个分支的相应输出与另一分支的输入之间。

根据该第一方面的实施例，延迟线由逻辑元件形成，从而得到具有相同的上升时间和下降时间的单输入非反相功能。

根据该第一方面的实施例，延迟线由非反相逻辑电路形成。

根据该第一方面的实施例，每个延迟元件由逻辑功能形成，该逻辑功能能够被缩减为仅仅取决于单个输入并且具有不同的上升时间和下降时间的非反相功能。

根据该第一方面的实施例，分支还包括在上升沿上和在下降沿上引入对称延迟的第二延迟线，该第二延迟线被并联连接在所涉及的分支的延迟元件上。

实施例还提供一种数生成器，包括：

用于生成大量振荡的至少一个电路；以及

由所述电路生成的振荡的数量的至少一个计数器。

根据实施例，所述电路被配置为生成随机数量的振荡。

实施例还提供一种电子设备，包括被配置为生成可重现数的至少一个数生成器。

第二方面的实施例提供一种逻辑二对一多路复用器，包括：

两个输入端子；

一个输出端子；

控制端子；以及

多组四个串联连接的单元二对一多路复用器，第一单元多路复用器的输入被连接到输入端子，最后一个单元多路复用器的输出被连接到输出端子，并且其他单元多路复用器的相应输入以串联关联被相互连接到先前多路复用器的输出，单元多路复用器中的一半相对于另一半被相反地控制。

根据该第二方面的实施例，单元多路复用器是反相多路复用器。

根据该第二方面的实施例，所有单元多路复用器是相同的。

根据该第二方面的实施例，多路复用器中的一半多路复用器的控制输入被连接到所述控制端子。

根据该第二方面的实施例，多路复用器中的另一半多路复用器的控制输入被连接到具有被连接到所述控制端子的输入的多路复用器的输出。

实施例还提供一种四对一多路复用器，其包括三个二对一多路复用器。

实施例还提供一种数生成电路，包括诸如上文的至少一个多路复用器。

第三方面的实施例提供一种用于对脉冲进行计数的电路，该脉冲由具有至少两个反相的脉冲信号供应端子的电路供应，该电路包括：

第一脉冲信号的脉冲的第一计数器，该第一计数器供应第一计数；

第二脉冲信号的脉冲的第二计数器，该第二计数器供应第二计数；以及

用于选择计数中的一个计数的元件。

根据该第三方面的实施例，选择元件除了接收由计数器供应的计数之外还接收所述脉冲信号。

根据该第三方面的实施例，选择元件考虑脉冲信号中的一个脉冲信号的脉冲的消失。

根据该第三方面的实施例，所选择的计数是具有首先停止的脉冲信号的计数器的计数。

根据该第三方面的实施例，所选择的计数是具有最后停止的脉冲信号的计数器的计数。

根据该第三方面的实施例，所选择的计数是：

当两个计数具有相同奇偶性时具有最高计数的计数器的计数；或者

当该计数是偶数时具有最高计数的计数器的计数并且当计数是奇数时具有最低计数的计数器的计数。

根据该第三方面的实施例，选择电路供应所选择的计数的最低有效位。

根据该第三方面的实施例，脉冲由振荡生成器的彼此环回的两个延迟线供应。

根据该第三方面的实施例，脉冲计数电路还包括在每个计数器的上游的脉冲整形电路。

根据该第三方面的实施例，整形电路包括触发器，该触发器具有在跨越延迟元件之后在初始化或重置(RN)输入上环回的输出。

根据该第三方面的实施例，由延迟元件引入的延迟大于触发器用于考虑脉冲的最小时间。

实施例还提供一种数生成电路，包括至少一个脉冲计数电路。

将结合附图在具体实施例的以下非限制性描述中详细讨论前述和其他特征和优点。

附图说明

图1以框的形式示意性地示出了所描述的实施例所应用到的类型的电子电路的实施例；

图2示出用于生成用于随机数或不可克隆数的生成器的大量振荡的电路的示例；

图3A、图3B、图3C、图3D和图3E以时序图的形式图示大量振荡的生成器的操作的新解释；

图4示出振荡生成器的实施例；

图5以框的形式示意性地示出大量振荡的生成器的备选实施例；

图6示意性地示出了用于大量振荡的生成器的延迟线的实施例；

图7示意性地示出二对一对称多路复用器电路的实施例；

图8示出四对一对称多路复用器电路的实施例；

图9示出基于大量振荡的生成器的随机数生成器的实施例；

图10示出脉冲信号整形电路的实施例；以及

图11A、图11B、图11C和图11D以时序图的形式图示图10的整形电路的操作。

具体实施方式

在不同附图中已经利用相同的参考标记来指代相同的元件。具体地，不同的实施例所共有的结构和/或功能元件可以利用相同的参考标记来指代并且可以具有相同的结构属性、尺寸属性和材料属性。为清楚起见，已经示出并将详细描述仅仅对于所描述的实施例的理解有用的那些步骤和元件。具体地，尚未详细描述对所生成的数(随机的或不可克隆的)的使用和集成所描述的生成器的电路的应用，所描述的实施例与当前使用和应用兼容。任意地，逻辑信号的高电平状态被指定为1并且它的低电平状态被指定为0。当对术语“约”、“大致”、或者“大约”进行引用时，这意味着在10％以内，优选地意味着在5％以内。

在下文中关于随机数量的振荡的生成器的示例来描述本公开内容的数生成器。除非另行指示，否则在下文中描述的全部内容应用于针对不可克隆物理函数的大量振荡的生成器。

图1正是示意性地示出将描述的实施例所应用到的类型的电子电路1。

电路1包括：

计算或处理实体12(PU)，例如状态机、微处理器、可编程逻辑电路等等；

一个或多个易失性存储区和/或非易失性存储区14(MEM)，其用于存储数据和密钥中的全部或部分；

一个或多个电路16，其实现与电路1旨在用于的应用相关的各种功能(FCT)，例如加密处理器、生物识别传感器控制电路等等；

在电路1内部的不同元件之间的一个或多个数据总线、地址总线和/或控制总线17和用于与电路1的外部通信的输入输出接口19(I/O)；以及

一个或多个随机数生成电路2(RNG)。

图2示出用于生成用于随机数生成器的大量振荡的常见生成器10的电气图的示例。

生成器10基于彼此环回的两个延迟线，每个延迟线由串联连接的延迟元件形成，每个延迟元件返回处于相同状态(1或0)的信号作为它的输入。每个链的延迟元件的数量可以是不同的或相同的。在示出的示例中，第一线11包括在第一NAND型逻辑门13的输出端子131与第二NAND型逻辑门15的第一输入端子153之间的四个串联连接的延迟元件111、112、113和114。第二线17包括在第二门15的输出端子151与第一门13的第一输入133之间的三个串联连接的延迟元件171、172和173。逻辑门13和15的第二相应输入135和155形成旨在接收(用于启动数的生成的)相同的控制信号CTRL的输入端子。决定随机数的振荡的数量例如在第一线的输出上被采样，即在门15的第一输入153上被采样。作为变型，振荡的数量在门13的输入133上、在门13的输出131处或在门15的输出151处被采样。

在由两个线引入的延迟之间的差异决定在端子133和153处存在的信号的占空比。

理论上，只要信号CTRL处于状态1，图2的生成器就无限期地以占空比振荡。在实践中，在缺少噪声但是其中延迟元件(逻辑门)具有不同的延迟(其最终充分地使振荡器的占空比变形以停止)的情况下，生成器最终在固定数量的振荡之后停止。在存在噪声(抖动)的情况下，生成器最终停止，但是在具有可变值的振荡的数量之后。因此，使振荡器停止的事实本身不是问题，但是相反问题在于不能够确定其将在哪个值(多少数量的振荡)附近停止。实际上，为了使随机数生成器恰当地操作，其必须已经累积了足够的噪声，并且因此已经累积了充分数量的振荡，使得当计数器停止时振荡的数量的计数的结果在其最低有效位或振荡计数器的几个(少于十个)最低有效位的水平处提供足够的随机性。

以上描述的实施例从大量振荡的生成器的行为的新分析而导出。

具体地，发明人已经观察到有可能将大量振荡的生成器的行为与形成它的元件的固有可量化参数相关。

图3A、图3B、图3C、图3D和图3E是图示了图2的电路的理论操作的时序图。图3A示出了信号CTRL的形状的示例。图3B图示了门13的输出131上存在的信号的形状的对应示例。图3C图示了第一线的输出(门13的输入133)上存在的信号的形状的对应示例。图3D图示门15的输出151上存在的信号的形状的对应示例。图3E图示了第一线的输出(门15的输入153)上存在的信号的形状的对应示例。

由每个门和由每个延迟元件引入的延迟被假定为具有值td_u，对于所有元件和门是相同的。

当信号CTRL处于状态0时，输出131和151总是处于状态1。相应地，线17和11的输出133和153在状态1处是稳定的。

在时间t30处，信号CTRL被切换为状态1以激活生成。在延迟td_u之后，输出131和151在时间t31处切换为状态0。线13和15分别在端子131和151处存在的信号的上升沿和下降沿上引入延迟4*td_u和3*td_u。相应地，信号133在时间t31之后3*td_u的时间t32处切换为状态1并且信号153在时间t31之后4*td_u的时间t33处切换为状态1。

信号131和151之后分别以相对于时间t32和t33的延迟tdu切换为状态1，以此类推。

当振荡停止时优选在输出153(或133)处的经采样的振荡的数量是随机的。

应当指出，该振荡的数量可以在回路的任意点处被计数。

发明人考虑到，除了相位噪声，导致使生成器停止的因素之一尤其源自于在信号的上升时间与下降时间之间的不平衡，即在由延迟元件或门从状态1切换为状态0所花费的时间与从状态0切换为状态1所花费的时间之间的不平衡。实际上，在生成器的分支(延迟线加NAND门)的上升时间与下降时间之间的延迟导致状态的持续时间变得比由延迟线的元件引入的延迟短的时间出现。

问题在于该“时间”是线中的延迟元件的数量(时间偏移的累积)的函数。然而，将期望在其结束时生成器停止的持续时间是可控制的，从而在新电路的设计上，能够确保在生成器的停止之前的振荡的数量是充分的。

采用与图2的示例中相同的符号，以下符号将被使用：

t1_n，输出131的信号的排序n的(上升或下降)沿的时间；

t2_n，输出151的信号的排序n的(上升或下降)沿的时间；

L1_n，输出131的信号的排序n的低电平的持续时间(该持续时间被链接到由第二线17加第一门13引入的延迟)；

H2_n，输出151的信号的排序n的高电平的持续时间(该持续时间被链接到由第一线11加第二门15引入的延迟)；

tr₁和tf₁，输出151的信号相对于端子131的切换时间的相应上升和下降时间；以及

tr₂和tf₂，输出131的信号相对于端子151的切换时间的相应上升和下降时间。

生成器行为可以根据等差序列来编写。

具体地，以下能够被编写：

L1_n＝t1_2n+1–t1_2n；以及

H2_n＝t2_2n+2–t2_2n+1。

进一步：

t1_2n＝t2_2n-1+tf₂；

t1_2n+1＝t2_2n+tr₂；

t2_2n-1＝t1_2n-2+tr₁；以及

t2_2n＝t1_2n-1+tf₁。

能够推出以下：

L1_n＝H2_n-1–Δfr₂，其中Δfr₂＝tf₂–tr₂；以及

H2_n-1＝L1_n-1+Δfr₁，其中Δfr₁＝tf₁–tr₁。

基于这些关系，能够根据在上升时间与下降时间之间的差来简单地表示不同持续时间的重现。

例如，针对持续时间L1n，能够编写：

L1_n+1＝L1_n+Δfr1–Δfr₂。

之后，通过根据第一项L1₀(n＝0)来表示序列：

L1_n＝L1₀–n*r，其中r＝Δfr₂–Δfr₁。

由此获得具有公比r的等差序列，r能够在电路的设计上根据所选择的基本单元(延迟元件)的数量以及它们在上升时间与下降时间之间的间隔来被确定。

能够针对持续时间H2编写类似的关系，其中：

H2_n＝H2₀–n*r。

类似地，通过指出：

H1_n，输出131的信号的排序n的高电平的持续时间(该持续时间被链接到由第一线11加第二门15引入的延迟)；

L2_n，输出151的信号的排序n的低电平的持续时间(该持续时间被链接到由第一线11加第二门15引入的延迟)；

能够获得以下关系：

H1_n＝H1₀+n*r；以及

L2_n＝L2₀+n*r。

如果在上升时间与下降时间之间的差(公比r)是负的，则持续时间L1和H2增大同时持续时间L2和H1减小。相反，如果公比r是正的，则持续时间L1和H2减小同时持续时间L2和H1增大。

图4示出了利用该分析的优点的大量振荡的生成器的实施例。

在实践中，(为了尊重对于随机生成器所期望的特性)期望能够控制振荡生成器的行为以及时间，即从振荡生成器停止的持续时间。该持续时间不仅是由延迟线引入的延迟的函数，而且是线的上升时间和下降时间的函数。

在已知其中期望形成随机生成器的技术的基本单元(延迟元件)的行为的情况下，能够推出振荡的数量，在该数量的振荡之后生成器将停止。在正的公比r的情况下，当持续时间L1_n变成零时即针对n＝L1₀/r能够设置限制。在实践中，当脉冲的持续时间变得比延迟元件的延迟短时振荡停止。

根据该实施例，每个分支分别由分别与元件22、28串联的延迟线21、27形成；元件22、28被称为非对称的，其具有彼此不同的上升时间和下降时间；延迟线21、27被称为对称的，其具有相同的或非常接近的上升时间和下降时间(在上升时间与下降时间之间的间隔比公比r的十分之一短)。第一分支的输入端子231被连接到第一NAND型逻辑门23的输出，其具有接收触发信号CTRL的第一输入235并且具有接收第二分支的输出的第二输入233。第一分支的输出端子253被连接到第二NAND型门25的第一输入，第二NAND型门25具有接收信号CTRL的第一输入255并且第二NAND型门25的输出251被连接到第二分支的输入。随机数量的振荡的生成器的输出例如为端子253或端子233。如前所述，该输出并且由此振荡计数可以分别对应为门23、25的输出231或251或更一般地在回路的任何点处的变型。在实践中，输出被连接到振荡的数量的异步计数器的输出，该异步计数器对在由信号CTRL激活生成器与振荡的停止之间的振荡的数量进行计数。该计数器(未在图4中示出)例如由触发器或级联的多个触发器形成，该触发器的时钟输入或第一触发器的时钟输入接收生成器的输出信号。触发器输出(根据触发器的数量)供应在一个或多个位上的数，其中一般仅仅最低有效位被保持以形成随机数。

多个生成器可以被并联地使用以增大生成的随机位的速率。

为了形成与反相器配对的对称延迟线21和27，即优选地在每个线中使用偶数数量的反相器。例如，线21包括串联的p对反相器3，而线27包括串联的q对反相器3。数p和q可以彼此相同或不同。

通过使用反相器的对，不仅在每个线的输出处不存在信号的反相，而且重要的是，每个线具有相同的或非常接近的上升时间和下降时间(间隔小于公比的十分之一除以p或除以q)。实际上，通过使用所涉及的技术的相同的逻辑单元，即使在该技术中做出的反相器3具有与其下降时间不同的上升时间，一对相同的反相器3形成具有相同的上升时间和下降时间的元件。注意如果反相器3的上升时间和下降时间为tr和tf，则一对的上升时间和下降时间变成tr+tf(根据输入沿的方向为tr+tf或tf+tr)。因此，即使时间tf和tr彼此不同，它们的和对于所有反相器对保持恒定。线21和27由此引入可确定的恒定延迟，无论什么转变(上升或下降)。

可以使用任何类型的反相器(例如，由两个串联连接的晶体管、具有相互连接的输入的NOR或NAND门等等形成的CMOS反相器)，只要这些反相器当它们被串联配对时遵守将上升时间和下降时间依次或相反地关联的条件，使得无论在输入处存在的沿是什么这些时间都被加在一起。

为了形成非对称元件22和24，使用逻辑放大器类型(缓冲器)的非反相元件，不包括两个相同的串联连接的反相器。例如，其两个输入被连接的OR型门、AND型门或者还有可以被缩减为仅仅取决于单个输入并且具有不同的上升时间和下降时间的反相功能的任何逻辑功能可以被使用。每个元件22和24被选择为具有与其下降时间不同的上升时间。另外，元件22和24被选择为在它们的上升时间与下降时间之间具有不同的间隔。因此，将决定生成器的停止的间隔被引入。在实践中，如从以上建立的公式可以看出，门23和25还引入了在每个分支的上升时间与下降时间之间的偏移。该偏移应当分别与由元件24、22引入的偏移相加以分别获得间隔Δfr1和Δfr2，并且因此获得等差序列的公比。

所提供的实施例的优点在于线21和27的反相器的对的数量p和q对定义振荡的等差序列的公比没有影响。实际上，它们仅仅决定每个序列的第一项，即跟随信号CTRL的切换以激活生成的第一脉冲的持续时间。

根据简化的实施例，提供了单个元件22或24，其他分支仅仅具有对称的延迟线。

线21和27可以适当地被放置在它们分别与其相关联的元件22和24的上游或下游。作为变型，元件22和24被均匀地设置在线21和27的内部，在形成它们的反相器或反相器对之间。

所描述的示例的优点在于现在易于设计振荡生成器的大小并且能够对其进行特征化。因此，在包括随机数生成器的电子电路的设计上，已知技术中的在上升时间与下降时间之间的间隔的情况下，满足规范变得容易。

通过对输出233和253之一上的脉冲进行计数并且通过在计数周期结束时采用例如最低有效位作为随机位来执行对所生成的数的解读。计数周期由时钟信号设定。

图5示意性地示出了备选实施例，根据该备选实施例等差序列的公比在保持容易确定的同时期望被最小化。

根据该变型，如与图4的实施例相比较，分别与每个元件22、24或非对称延迟线(ADL)并联地提供第二对称延迟线(SDL)26、28。延迟线22和26的输入被连接到线21的输出。线24和28的输入被连接到线27的输出。线22和26的输出(分别为24和28)分别被连接到二对一多路复用器51、52的输入，二对一多路复用器51、52将其输出分别连接到逻辑门25、23的输入253、233。多路复用器51由从其输出信号的脉冲的计数(计时器53，CNTH)得到的信号控制。换言之，计数器确定脉冲的数量，根据脉冲的数量该计数器从对称线22被切换到对称线26。在多路复用器52的一侧，可以提供由相同的计时器53或由然后对多路复用器52的输出的脉冲进行计数的不同的计数器的控制。在实践中，如果使用了单个计数器，则其被放置在具有最长延迟的分支上以避免在第一脉冲的结束之前切换多路复用器。

这样的变型使得能够使等差序列的公比可配置并且更具体地使得能够减小该公比以延迟生成器的停止。

实际上，运行非对称回路(每个分支上的脉冲)并且仅仅利用对称元件(21、26、27和28)运行剩余的回路使序列的公比最小化。在采用以上符号的情况下，公比r除以回路的数量。这尤其使得能够增大流过生成器的延迟线的脉冲的数量同时减小延迟线的大小。

计数器53可以是对脉冲进行计数的计数器，这些脉冲具有在振荡停止时用于限定所生成的随机数的最低有效位。

图6示出了可参数化为具有对称延迟和非对称延迟两者的延迟线6的实施例。

图6的实施例可以将分支的对称延迟线(例如21)的实施例和非对称延迟元件(例如22)的实施例形成作为先前实施例中的具体示例。

根据该实施例，一个或多个(在该示例中为三个)对称延迟线212、214和216(即，每个对称延迟线具有相同的上升时间和下降时间)与一个或多个(在该示例中为三个)延迟元件或非对称延迟线221、223、225(即，每个延迟元件或非对称延迟线具有不同的上升时间和下降时间)相关联，每个非对称线或对称线分别借助于多路复用器61、62、63、64、65、66可旁路。换言之，线212、214、216、221、223和225的输入分别被连接到多路复用器61、62、63、64、65、66的第一输入，多路复用器61、62、63、64、65、66将其另一输入连接到对应延迟线的输出。多路复用器61、62、63、64和65的输出被分别连接到线214、216、221、223、225的输入并且多路复用器66的输出限定可参数化的延迟线的输出OUT。

每个多路复用器61到66是可以例如由不同的位(分别为字SEL_DLY的[5]、[4]、[3]、[2]、[1]、[0])单独地控制的。

在对图4中图示的类型的大量振荡的生成器的形成的应用中，线6的输入端子IN被连接到所涉及的分支的输出(图4或图5的231或251)。

每个线212、214、216优选地由一个或多个反相器对(即延迟元件)形成，如以上所描述的，每个具有相同的上升时间和下降时间。在示出的示例中，线212、214、216分别包括32、16和8对反相器，即，32、16和8个单元对称延迟元件(sdelt)。

非对称线221、223、225引入相同的或不同的延迟。优选地，线221、223和225由相同的单元元件形成，即引入在上升时间与下降时间之间的相同偏移。然后在每个线中提供不同数量的单元元件，这使系统容易地以优化的粒度可参数化。在示出的示例中，线221、223和225分别包括4、2和1个非对称单元延迟元件(adelt)。

因此，在延迟线6的上升时间与下降时间之间的延迟和差两者都能够被参数化。以线212、214和216中的相同单元元件和线221、223和225中的相同单元元件为例，可以从对称单元元件的延迟的8到56倍的范围中选择对称延迟以及从由对称单元元件引入的间隔的1到7倍的范围中选择上升沿与下降沿之间的时间间隔。

例如，单元元件如以上关于图4所描述的被形成。

对称延迟线和非对称延迟线的数量取决于所期望的调节能力。非对称元件不仅具有不同的上升时间和下降时间，而且具有贡献于延迟线的总延迟的固有延迟。

图6的实施例可以例如被用于集成相同的生成器架构并且使该结构可参数化，无论是在设计上还是在应用中。

图6的实施例可以通过与每个非对称性221、223、225并联地放置相同延迟的对称线由此抑制驱动多路复用器64到66的(在图6的取向中)上层输入的线的旁路来与图5的实施例进行组合。作为变型，具有接收分别为对称的和非对称的、具有相同延迟的、并联的两个线的相应输出的两个输入并且具有直接接收在先排名的多路复用器的输出的第三输入的3对1多路复用器被使用。

在图6的实施例或其变型中，为了使参数化更容易，将期望多路复用器61到66引入对称延迟。现在，常见的多路复用器具有根据上升时间和下降时间的非对称操作。

图7示出了具有对称操作(即相同的上升时间和下降时间)的多路复用器7的实施例。

多路复用器7或图7是二对一多路复用器，即，该二对一多路复用器选择其两个输入之一A或B并且在输出Z处供应对应的信号。在A或B之间的选择由控制信号S执行。

多路复用器7包括四个二对一多路复用或选择元件。多路复用器7能够被认为由关联成链的4个单元多路复用器72、74、76和78形成。多路复用器是反相多路复用器。第一多路复用器72将其输入端子分别连接到输入A和B。第二多路复用器74将其两个输入一起连接到第一多路复用器72的输出。第三多路复用器76将其两个输入一起连接到第二多路复用器74的输出。第四多路复用器78将其两个输入一起连接到第三多路复用器76的输出并且第四多路复用器78的输出递送输出Z。信号S直接控制多路复用器72和74，并且在已经跨越了反相器75之后直接控制多路复用器76和78。

多路复用器74、76和78将它们的输入相互连接的事实导致它们实际上不执行选择。然而，假定所有多路复用器72、74、76和78是相同的，则它们全部具有相同的上升时间和下降时间。进一步地，它们在它们的第一输入上存在沿的情况下全部具有相似的行为并且在它们的第二输入上存在沿的情况下全部具有相似的行为。

注意如果tr是上升时间，tf是下降时间，并且通过根据沿是在输入A(所涉及的单元多路复用器的第一输入)上还是在输入B(所涉及的单元多路复用器的第二输入)上向这些符号分别添加第一指数A、B并且根据所涉及的单元多路复用器添加第二指数72、74、76或78，可以编写：

tr_A72＝tr_A74＝tr_A76＝tr_A78＝tr_A；

tf_A72＝tf_A74＝tf_A76＝tf_A78＝tf_A；

tr_B72＝tr_B74＝tr_B76＝tr_B78＝tr_B；以及

tf_B72＝tf_B74＝tf_B76＝tf_B78＝tf_B。

由于两个多路复用器76和78的控制相对于多路复用器72和74的控制的反转，所以多路复用器7的从输入A或B到输出Z的上升时间和下降时间可以根据上升沿r或下降沿f是存在于输入A上还是输入B上来编写：

tr_AZ＝tf_A72+tr_A74+tf_B76+tr_B78；

tf_AZ＝tf_A72+tf_A74+tr_B76+tf_B78；

tr_BZ＝tf_B72+tr_B74+tf_A76+tr_A78；以及

tf_BZ＝tf_B72+tf_B74+tr_A76+tf_A78。

由于针对给定输入的单元上升时间和下降时间是相同的，所以能够推出：

tr_AZ＝tf_AZ＝tr_BZ＝tf_BZ＝tr_A+tf_A+tr_B+tf_B.

相应地，多路复用器7的上升时间和下降时间是相同的，无论所考虑的输入是什么。因此，在以上给出的定义的情况下，多路复用器是对称的。

作为变型，其可以被提供以反转其他位置中的控制，只要当两个其他多路复用器选择它们的第二相应输入时两个多路复用器选择它们的第一相应输入。然而，在这种情况下，将确定由反相器引入的传播延迟不大于单元多路复用器的最小传播时间，其中较短者的输出被改变。图7的实施例的优点在于其保证在信号(沿)已经结束跨越多路复用器72和74之前多路复用器76和78的选择是有效的。

尽管这不提供在对称性方面的优点，但是其可以被提供以使用8、12、16、并且更一般地4的任何倍数个单元多路复用器，只要它们中的一半相对要另一半被相反地控制。例如，这使得能够增大传播时间而不改变操作的对称性。

图7的实施例的优点在于其独立于单元多路复用器的内部结构。实际上，只要使用相同的单元多路复用器，则所描述的操作被遵守。

诸如图7中示出的多路复用器具有多种应用。具体地，具有对称操作通常是有利的。

作为应用的具体示例，图7的多路复用器可以被用于形成图6的实施例的多路复用器61、62、63、64、65和66中的每个多路复用器。然后，优点在于数生成器的脉冲序列的公比仅仅保持被链接到非对称元件221、223和225，这使得大小设计容易。

图7的多路复用器7的结构可以适于形成具有多于两个输入的多路复用器。

图8示出了对称的四对一多路复用器8的实施例。

根据该实施例，图7中的多路复用器的类型的三个二对一多路复用器被使用。第一多路复用器7a限定两个输入A和B。第二多路复用器7b限定输入C和D。多路复用器7a和7b的相应输出被连接到第三多路复用器7c的两个输入，第三多路复用器7c的输出限定四对一多路复用器的输出Z’。多路复用器7a和7b分别由信号S1及其逆控制。多路复用器7c由信号S2控制。例如，假定选择字在两个位上，则信号S2由最高有效位形成并且信号S1由最低有效位形成。

在以上描述的类型的随机数生成器中，生成器输出的解读要求对在输出处存在的脉冲进行计数。该计数确定所绘制的数。例如，在生成器启动与在振荡的停止之后的计数器的读取信号之间，在生成器输出处存在的脉冲的计数的最低有效位被当作由生成器20生成的随机位。在生成器的启动与读取信号之间的时间间隔根据由生成器的延迟线的大小设计决定的可能的时间间隔的范围来被选择。

然而，在计数器中，可能存在状态1的计数与状态0的计数之间的不平衡，尤其在要被计数的信号的状态之一相对于另一状态变得太短的情况下。该现象是由于如下事实：根据给定脉冲持续时间(在减小持续时间的方向上)，计数器仅仅能够根据其包含的当前计数的奇偶性考虑在一个方向上的脉冲。然后，存在在绘制1与绘制0的可能性之间的不平衡。换言之，利用图4中的类型的生成器(而且还有图2中的类型的生成器)，当占空比变得变型太多时，对生成器输出作为计数时钟的使用导致脉冲的持续时间(根据所涉及的输出为低或高)比触发器考虑其所需要的最小时间短。现在，该时间对于高电平状态和低电平状态不同。相应地，无论使用什么输出，触发器将离开其正常操作并且不能够在设计上提前确定将涉及哪个输出。

不仅对诸如在本公开内容中描述的生成器中的振荡的数量进行计数而且更一般地对信号中的短持续时间的事件进行计数(例如，故障检测器)中可能遇到该问题。

实际上，计数器(无论是否为异步的)通常利用被称为方波(即具有接近50％的占空比)的时钟操作。现在，在上述生成器的情况下，对应于输出231或251(或233、253)的异步计数器的时钟的占空比在每个周期处减小直到振荡的结束或者相反在每个周期处增大直到振荡的结束。相应地，输出中的一个输出在步骤0处停止并且另一输出在状态1处停止。然而，一般不能确定地知道输出中的哪个输出将在状态1处停止以及哪个输出将在状态0处停止。

在计数器侧，使用触发器，触发器在它们的规范中要求处于高电平状态(1)中的时钟的最小持续时间和处于低电平状态(0)中的时钟信号的最小持续时间，例如，任意地高电平状态中的最小持续时间为110ps并且低电平状态中的最小持续时间为87ps。相应地，当计数器的输入触发器接收具有非常低或非常高的占空比的时钟时，其可以最终在规范之外操作并且然后时钟信号的脉冲不被考虑。

图9示出了上述类型的随机数生成器的实施例，其中该随机数生成器的脉冲计数元件使得能够对所生成的数进行整形。

图9图示了其中所生成的脉冲的数量根据门231和251的输出而被采样的变型。

根据该实施例，例如图4中描述的随机振荡数生成器20(RONG)的每个输出251、231被分别连接到计数器91(CNTR)、93(CNTL)的输入。每个计数器91、93对对应的生成器输出信号的脉冲进行计数。每个计数器是例如D触发器类型的异步计数器。

计数器91和93的读取由信号READ触发，信号READ将计数传输到决定(DECIS)或组合电路95。电路95还接收输出信号231和251以在决定的时间获知当振荡停止时这些信号的状态。

在功能上，振荡的数量的计数器被使用，一个计数器具有生成器20的输出，另一计数器具有生成器20的另一输出。如上文所指示的，计数器中的一个计数器将在另一计数器之前停止操作，即，其输入触发器将在另一计数器的输入触发器之前停止操作，这是由于触发器的最小操作持续时间对于低电平状态和高电平状态不同的事实。事实上，计数器中的一个计数器将在不遵守低电平状态中的其最小时间的振荡的效果下停止，而另一计数器将在不遵守高电平状态中的其最小时间的振荡的效果下停止。

根据应用，由电路95根据由输出231和251供应的状态在计数器91与93的输出之间进行选择的标准不同。这样的选择标准可以由生成器操作的模拟决定以确定触发器是由于高电平状态中的最小时间还是由于低电平状态中的最小时间而停止。

例如，如果向计数结果的奇偶性给予重要性并且假定首先停止的计数器的触发器在低电平(状态0)中的持续时间太短的效果下停止，对应的计数器的值将比另一计数器的值低。如果该效果随着触发器的非对称操作而累积，即从0到1比从1到0更容易切换(或相反)，则这在随机数生成中引入偏差，其是不令人期望的。然后，计数器中的已经停止在从1到0的切换上的计数器被选择。

根据又一示例，在奇偶性不如振荡的高数量重要的情况下，最后停止的计数器被选择。

根据又一示例，决定取决于计数器之间的关系。因此，保持如下的值：

当两个计数具有相同奇偶性时具有最高计数的计数器的值，或者

当该计数是偶数时具有最高计数的计数器的值并且当该计数是奇数时具有最低计数的计数器的值。

根据又一示例，认为计数器中保持操作的计数器具有非对称地操作的高风险，因为另一计时器已经停止。在这种情况下，块95选择首先停止的计数器的结果，首先停止的计数器即在输出231或251的状态切换上不改变其最低有效位的第一个计数器。该实施例在如下情况下是优选的：其中触发器的停止的原因(低电平状态中的最小时间或高电平状态中的最小时间)尚未通过模拟来确定。

对两个输出进行计数并且根据情况来采取一个输出或另一输出的事实使得能够不错过脉冲。

应当指出，关于图9所描述的计数电路更一般地应用于任何随机数生成器并且不必应用于图4的随机数生成器。具体地，其可以被实现用于具有彼此环回的延迟线的任何随机数生成器(例如，图2)。

根据该计数方面的另一实施例，由输出253和233供应的信号在被计数以消除可能的误计数之前被整形。为了实现这一点，可选的整形电路(SHAPER)97被插入在相应的输出251和231与计数器91和93之间。

图10示出了脉冲信号整形电路97的实施例。

电路97包括D型触发器972，D型触发器972的D输入被强制为高电平状态(1)并且D型触发器972的Q非反相输出限定供应经整形的信号的输出S97。触发器972的CK时钟输入限定接收要被整形的脉冲信号的电路的输入。触发器972的NQ反相输出经由非反相延迟元件974(DELAY)被连接到具有被连接到触发器972的RN重置输入(在上升沿上有效的)的输出的AND型逻辑门976的第一输入。门976的第二输入旨在接收用于激活电路97的信号RSTN。当信号RSTN处于状态0时，电路97不是有效的并且输出S97永久地处于状态0。因此，如果电路97不需要被停用，则门976是可选的。

由元件974引入的延迟的值被选择为大于能够由D触发器捕获的最小脉冲宽度。

图11A、图11B、图11C和图11D以时序图的形式图示了图10的整形电路的操作。图11A示出了要被整形的输入信号CK的形状的示例。图11B示出了Q输出(S97)的信号的对应形状的示例。图11C示出了NQ输出的对应形状的示例。图11D示出了RN输入的对应形状的示例。

假定脉冲信号CK具有正脉冲。

最初，Q输出(并且因此输出S97)处于状态0，NQ输出处于状态1。RN输入处于状态1。信号RSTN被假定为有效(状态1)。

在时钟信号CK上出现(时间t90)上升沿时，由于D输入处于状态1并且RN输入处于状态1，所以该脉冲被传输到Q输出，Q输出切换到状态1。然而，NQ输出(Q输出的逆)切换为状态0。该状态以在RN输入上的(考虑由门976引入的包含在值DELAY中的延迟)延迟DELAY被传输。在延迟DELAY的结束处的RN输入的切换引起将Q输出强制为状态0，并且相应地将NQ输出强制为状态1，其转而引起在延迟DELAY的结束处总是将RN输入切换为状态0。然后，触发器准备好考虑新状态。时序图的右边部分图示了利用具有比延迟DELAY短的持续时间的脉冲CK的操作。延迟DELAY独立于信号CK的脉冲的持续时间来设定输出信号的脉冲的持续时间。相应地，即使信号CK的脉冲理论上对于考虑其下降而言太短，其仍然存在于Q输出上。

持续时间DELAY设定信号S97的脉冲的持续时间，并且因此设定图10的实施例中的计数器的输入的持续时间。

为了形成利用负脉冲的脉冲信号操作的整形电路，门976的输出被连接到触发器的设定输入，该输入被强制为状态0，并且延迟元件接收Q非反相输出而整形电路的输出由NQ反相输出限定。从以上解释能够容易地调换操作。

已经描述的实施例的优点在于它们使得能够可靠地设计或以可确定的方式配置随机数生成器。因此，能够满足由规范设定的标准并且能够验证使生成器满足这些规范的事实。

另一优点在于所描述的解决方案与给定技术的标准单元的使用兼容。

另一优点在于生成器组件能够利用逻辑元件来形成。

对于随机数生成器，数在固定时间间隔之后被采样或者通过检测计数器的停止来被采样，该固定时间间隔由生成器的激活(信号CTRL)启动并且被选择为大于生成器的最大停止时间。

为了形成集成电路标识符类型的不可克隆数的生成器，延迟线和等差序列的公比的大小被设计以设定振荡的数量。该数量在以与对于随机数生成器相同的方式停止生成器之后被采样并且仅仅位的部分(最高有效位)优选地被保持。

已经描述了各种实施例。本领域技术人员将容易地进行各种更改、修改和改进。具体地，由对称延迟线引入的延迟和由非对称延迟元件引入的偏移的选择取决于应用和生成器的规范。最终，基于上文给出的功能指示，已经描述的实施例的实际实施方案在本领域技术人员的能力内。

这样的更改、修改和改进旨在为本公开内容的部分，并且旨在处于本发明的精神和范围之内。因此，前述描述是仅仅通过示例的方式而不旨在限制。本发明仅仅如所附权利要求及其等效形式中所限定的来被限制。

Claims (34)

1.一种用于生成大量振荡的电路(20)，包括：

第一分支，所述第一分支包括在上升沿上和在下降沿上引入对称延迟的至少一个延迟线(21)以及在上升沿上和在下降沿上引入不同延迟的至少一个非对称延迟元件(22)；

第二分支，所述第二分支在所述第一分支上被环回并且包括在上升沿上和在下降沿上引入对称延迟的至少一个延迟线(27)；以及

NAND型门，被配置为将所述第一分支和所述第二分支的相应输出与控制信号进行组合，所述NAND型门被插入在所述第一分支和所述第二分支中的一个分支的相应输出与所述第一分支和所述第二分支中的另一分支的相应输入之间。

2.根据权利要求1所述的电路，其中所述第二分支还包括在上升沿上和在下降沿上引入不同延迟的至少一个非对称延迟元件(24)。

3.根据权利要求1所述的电路，其中所述延迟线(21、27)由逻辑元件形成，所述延迟线(21、27)等效于具有相同的上升时间和下降时间的单输入非反相功能。

4.根据权利要求1所述的电路，其中所述延迟元件(22、24)由非反相逻辑电路形成。

5.根据权利要求4所述的电路，其中每个延迟元件(22、24)由逻辑功能形成，所述逻辑功能能够被缩减为仅仅取决于单个输入并且具有不同的上升时间和下降时间的非反相功能。

6.根据权利要求1所述的电路，其中所述分支还包括在上升沿上和在下降沿上引入对称延迟的第二延迟线(26、28)，所述第二延迟线(26、28)被并联连接在所涉及的分支的所述延迟元件(22、24)上。

7.一种数生成器，包括：

用于生成大量振荡的电路，包括：

第一电路分支，所述第一电路分支包括被配置为在上升沿上和在下降沿上引入对称延迟的至少一个延迟线以及被配置为在上升沿上和在下降沿上引入不同延迟的至少一个非对称延迟元件；和

第二电路分支，所述第二电路分支在所述第一电路分支上被环回，并且包括在上升沿上和在下降沿上引入对称延迟的至少一个延迟线；以及

至少一个计数器，被配置为对由所述至少一个电路生成的振荡的数量进行计数。

8.根据权利要求7所述的生成器，其中所述第二电路分支还包括在上升沿上和在下降沿上引入不同延迟的至少一个非对称延迟元件。

9.根据权利要求7所述的生成器，还包括NAND型门，所述NAND型门被配置为将所述第一电路分支和所述第二电路分支的相应输出与控制信号进行组合，所述NAND型门被插入在所述第一电路分支和所述第二电路分支中的一个分支的所述相应输出与所述第一电路分支和所述第二电路分支中的另一分支的相应输入之间。

10.根据权利要求7所述的生成器，其中每个延迟线由逻辑元件形成，所述延迟线等效于具有相同的上升时间和下降时间的单输入非反相功能。

11.根据权利要求7所述的生成器，其中每个延迟线由一个或多个非反相逻辑电路形成。

12.根据权利要求11所述的生成器，其中每个延迟线由逻辑功能形成，所述逻辑功能能够被缩减为仅仅取决于单个输入并且具有不同的上升时间和下降时间的非反相功能。

13.根据权利要求8所述的生成器，其中所述第一电路分支和所述第二电路分支各自还包括在上升沿上和在下降沿上引入对称延迟的第二延迟线，所述第二延迟线与所述第一电路分支的所述至少一个非对称延迟元件并联连接并且与所述第二电路分支的所述至少一个非对称延迟元件并联连接。

14.根据权利要求7所述的生成器，其中所述大量振荡是随机数量的振荡。

15.根据权利要求7所述的生成器，其中所述计数是可重现数。

16.根据权利要求13所述的生成器，还包括：

多路复用器，所述多路复用器具有耦合至所述第二延迟线的输出的第一输入和耦合至所述第一电路分支的所述至少一个非对称延迟元件的输出的第二输入，其中所述多路复用器的输出被耦合至所述第二电路分支的输入；并且

其中所述多路复用器由所述至少一个计数器的输出控制。

17.一种包括至少一个根据权利要求7所述的生成器的电子设备，所述电路被配置为生成随机数量的振荡。

18.一种包括至少一个根据权利要求7所述的生成器的电子设备，所述电路被配置为生成可重现数。

19.一种用于生成大量振荡的电路，包括：

第一电路分支，所述第一电路分支包括：

至少一个第一对称延迟线，被配置为在上升沿上和在下降沿上引入对称延迟；

与所述至少一个第一对称延迟线串联连接的至少一个第一非对称延迟线，被配置为在上升沿上和在下降沿上引入不同延迟；以及

与所述至少一个第一非对称延迟线并联连接的至少一个第二对称延迟线，被配置为在上升沿上和在下降沿上引入对称延迟；

第二电路分支，所述第二电路分支在所述第一电路分支上被环回并且包括至少一个第三对称延迟线，所述至少一个第三对称延迟线被配置为在上升沿上和在下降沿上引入对称延迟。

20.根据权利要求19所述的电路，还包括第一多路复用器，所述第一多路复用器具有耦合至所述至少一个第一非对称延迟线的输出的第一输入、耦合至所述至少一个第二对称延迟线的输出的第二输入以及耦合至所述第二电路分支的输入的输出。

21.根据权利要求20所述的电路，其中所述第一多路复用器还包括被配置为接收选择信号的控制输入，所述第一多路复用器响应于所述选择信号而操作，以将所述第一多路复用器的所述第一输入和所述第二输入之一选择性地连接到所述第一多路复用器的所述输出。

22.根据权利要求21所述的电路，还包括第一NAND门，所述第一NAND门具有耦合至所述第一多路复用器的所述输出的第一输入、以及被配置为接收控制信号的第二输入和耦合所述第二电路分支的所述输入的输出。

23.根据权利要求21所述的电路，还包括计数器电路，所述计数器电路被配置为对所述第一多路复用器的所述输出处的振荡进行计数，并且具有生成所述选择信号的输出。

24.根据权利要求19所述的电路，还包括与所述至少一个第二对称延迟线并联连接的至少一个第二非对称延迟线，所述至少一个第二非对称延迟线在上升沿上和在下降沿上引入不同延迟。

25.根据权利要求24所述的电路，还包括第二多路复用器，所述第二多路复用器具有耦合至所述至少一个第二非对称延迟线的输出的第一输入、耦合至所述至少一个第三对称延迟线的输出的第二输入以及耦合至第一电路分支的输入的输出。

26.根据权利要求25所述的电路，其中所述第二多路复用器还具有被配置为接收选择信号的控制输入，所述第二多路复用器响应于所述选择信号而操作，以将所述第二多路复用器的所述第一输入和所述第二输入之一选择性地连接至第二多路复用器的所述输出。

27.根据权利要求26所述的电路，还包括第二NAND门，所述第二NAND门具有耦合至所述第二多路复用器的所述输出的第一输入、以及被配置为接收控制信号的第二输入和耦合至所述第一电路分支的所述输入的输出。

28.根据权利要求26所述的电路，还包括计数器电路，所述计数器电路被配置为对所述第一电路分支处的振荡进行计数，并且具有生成所述选择信号的输出。

29.一种用于生成大量振荡的电路，包括：

第一电路分支，所述第一电路分支包括：被配置为在上升沿上和在下降沿上引入对称延迟的至少一个延迟线，以及被配置为在上升沿上和在下降沿上引入不同延迟的至少一个非对称延迟元件；以及

第二电路分支，所述第二电路分支在所述第一电路分支上被环回，并且包括：在上升沿上和在下降沿上引入对称延迟的至少一个延迟线，以及在上升沿上和在下降沿上引入不同延迟的至少一个非对称延迟元件；并且

其中所述第一电路分支和所述第二电路分支各自还包括在上升沿上和在下降沿上引入对称延迟的第二延迟线，所述第二延迟线与所述第一电路分支的所述至少一个非对称延迟元件并联连接，并且与所述第二电路分支的所述至少一个非对称延迟元件并联连接。

30.根据权利要求29所述的电路，

其中被配置为在上升沿上和在下降沿上引入对称延迟的所述至少一个延迟线和被配置为在所述第一电路分支的上升沿上和下降沿上引入不同延迟的至少一个非对称延迟元件被串联耦合；并且

其中在上升沿上和在下降沿上引入对称延迟的所述至少一个延迟线和在所述第二电路分支的上升沿上和下降沿上引入不同延迟的至少一个非对称延迟元件被串联耦合。

31.根据权利要求29所述的电路，还包括NAND型门，所述NAND型门被配置为将所述第一电路分支和所述第二电路分支的相应输出与控制信号进行组合，所述NAND型门被插入在所述第一电路分支和所述第二电路分支中的一个分支的所述相应输出与所述第一电路分支和所述第二电路分支中的另一分支的相应输入之间。

32.根据权利要求29所述的电路，其中每个延迟线由逻辑元件形成，所述延迟线等效于具有相同的上升时间和下降时间的单输入非反相功能。

33.根据权利要求29所述的电路，其中每个延迟线由一个或多个非反相逻辑电路形成。

34.根据权利要求33所述的电路，其中每个延迟线由逻辑功能形成，所述逻辑功能能够被缩减为仅仅取决于单个输入并且具有不同的上升时间和下降时间的非反相功能。

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