CN107341124B - 用于支持SRIS的PCIe装置 - Google Patents

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Abstract

提供了一种用于支持SRIS的PCIe装置。所述用于支持SRIS的PCIe装置包括：收发器；时钟信号发生器，被配置为产生第二参考时钟信号；连接器，在连接到PCIe主机的结构中；以及选择电路，被配置为确定是否通过连接器提供第一参考时钟信号，并且根据所述确定的结果将第一参考时钟信号和第二参考时钟信号中的一个发送到收发器。

Description

用于支持SRIS的PCIe装置
本申请要求于2016年5月2日在韩国知识产权局提交的第10-2016-0054256号韩国专利申请的优先权的权益，该申请的公开内容通过引用全部包含于此。
技术领域
本发明构思的各种示例实施例涉及外围组件互连高速(PCIe)装置，更具体地，涉及用于支持具有独立扩频时钟(SSC)的单独参考时钟(Separate Reference clock withIndependent SSC,SRIS)的PCIe装置，其可以自动选择从几个不同时钟源输出的一个参考时钟信号作为操作时钟信号。
背景技术
通常，在包括PCIe主机和PCIe装置的PCIe系统中使用具有100MHz的频率的参考时钟信号。提供参考时钟信号的方法可以分为公共参考时钟信号方法和单独参考时钟信号方法。
公共参考时钟信号方法是PCIe装置和PCIe主机共享一个参考时钟源的方法，在PCIe主机中实施参考时钟源。在公共参考时钟信号方法中，参考时钟信号由参考时钟源产生并通过PCIe连接器提供到PCIe装置。需要在PCIe连接器中安排用于提供参考时钟信号的引脚。
单独参考时钟信号方法是PCIe装置和PCIe主机分别各具有不同的参考时钟源的方法，PCIe装置和PCIe主机的参考时钟源分别产生各自的参考时钟信号以由相应的PCIe装置或PCIe主机在操作中使用。在这种情况下，PCIe装置和PCIe主机可以使用PCIe电缆等彼此连接，并且PCIe电缆不需要用于提供参考时钟信号的引脚。
发明内容
本发明构思的至少一个示例实施例涉及一种用于支持具有独立扩频时钟(SSC)的单独参考时钟(SRIS)的外围组件互连高速(PCIe)装置，所述外围组件互连高速装置包括：连接器，在连接到PCIe主机并且被配置为从PCIe主机接收第一参考时钟信号的结构中；时钟信号发生器，被配置为产生第二参考时钟信号；以及选择电路，被配置为确定是否通过连接器提供第一参考时钟信号，并且基于所述确定将所述第一参考时钟信号和所述第二参考时钟信号中的一个发送到收发器。
本发明构思的至少一个示例实施例涉及一种用于支持具有独立扩频时钟(SSC)的单独参考时钟(SRIS)的外围组件互连高速(PCIe)装置，所述外围组件互连高速装置包括：时钟信号发生器，被配置为产生第二参考时钟信号；以及物理层，被配置为自动检测是否从PCIe主机提供第一参考时钟信号，并且根据所述检测结果选择所述第一参考时钟信号或所述第二参考时钟信号作为PCIe装置的主参考时钟信号。
本发明构思的至少一个示例实施例涉及一种用于支持多个时钟信号的外围组件互连高速(PCIe)装置，所述外围组件互连高速装置包括：装置时钟发生器，被配置为产生装置时钟信号；选择电路，被配置为接收多个时钟信号，所述多个时钟信号包括从PCIe主机接收的外部时钟信号和所述装置时钟信号，基于所述多个时钟信号产生结果并且基于所述产生的结果发送参考时钟信号，参考时钟信号从所述多个时钟信号中选择；以及收发器，被配置为使用发送的参考时钟信号将PCIe数据传送到另一PCIe装置。
附图说明
图1是示出根据本发明构思的至少一个示例实施例的PCIe系统的示意性配置的框图；
图2是示出根据本发明构思的至少一个示例实施例的在图1中示出的PCIe装置的物理层中实施的电路的框图；
图3是示出根据本发明构思的至少一个示例实施例的在图1中示出的PCIe装置的物理层中实施的电路的框图；
图4是描述根据本发明构思的至少一个示例实施例的当第一参考时钟信号从图1的PCIe主机被提供到图1的PCIe装置时，图2中示出的物理层的操作的时序图；
图5是描述根据本发明构思的至少一个示例实施例的当第一参考信号未从图1的PCIe主机被提供到图1的PCIe装置时，图2中示出的物理层的操作的时序图；
图6是根据本发明构思的至少一个示例实施例的用于描述操作图2或图3中示出的PCIe装置的物理层的方法的流程图；
图7是根据本发明构思的至少一个示例实施例的用于具体描述图6中示出的判断步骤的流程图。
具体实施方式
图1是示出根据本发明构思的示例实施例的PCIe系统的示意性配置的框图。参照图1，PCIe系统50(例如，包括PCIe接口的计算机系统)可以包括PCIe主机100、PCIe装置200和提供PCIe主机100与PCIe装置200之间的连接的PCIe接口300，但是示例实施例不限于此。例如，虽然在图1中仅描绘了单个PCIe主机和单个PCIe装置，但是示例实施例不限于此，并且在PCIe系统50中可以存在PCIe主机和/或PCIe装置的任意组合。
PCIe主机100可以是产生第一参考时钟信号REFCLK_MB并将第一参考时钟信号REFCLK_MB提供到PCIe装置200和/或计算装置的主板的计算装置。计算装置可以是个人计算机(PC)、膝上型计算机、平板电脑、移动计算装置、智能装置等。
PCIe装置200可以通过PCIe接口300连接到PCIe主机100，并且可以使用从PCIe主机100提供的第一参考时钟信号REFCLK_MB或者在PCIe装置200中产生的第二参考时钟信号REFCLK_AIC作为参考时钟信号。PCIe装置200可以支持具有独立扩频时钟(SSC)的单独参考时钟(SRIS)。
PCIe装置200可以是扩展卡、扩展板、适配卡、附加卡、附件卡、外围装置等，并且可以包括可插入到电连接器(例如，PCIe接口连接)和/或位于PCIe主机100的主板上的扩展槽中以通过PCIe总线(例如，扩展总线)向PCIe系统50(和/或计算机系统)提供附加功能的印刷电路板(PCB)。另外，PCIe装置200还可以是诸如固态驱动器(SSD)的存储装置、图形卡、网卡、USB卡等。
PCIe主机100可以包括第一时钟信号发生器105和PCIe主机控制器110，但不限于此。第一时钟信号发生器105和PCIe主机控制器110可以安装在主板上，但不限于此。PCIe主机控制器110可以包括PCIe核心120、事务层130、数据链路层140和物理层150等。
PCIe装置200可以包括连接器202、第二时钟信号发生器205和PCIe装置控制器210，但是不限于此。PCIe装置控制器210可以包括PCIe核心220、事务层230、数据链路层240和物理层250等。
PCIe层包括三个离散的逻辑层，即事务层130或230、数据链路层140或240以及物理层150或250。层130或230、140或240和150或250中的每一个被分成两个部分(section)。发送部分TX处理出站信息(例如，将要发送的信息)，接收部分RX处理入站信息(例如，将要接收的信息)。
PCIe协议使用数据包(packet)在诸如PCIe主机100和PCIe装置200的各种组件之间交流信息。
根据PCIe协议的协议栈，上层是事务层130或230。事务层130或230的首要职责是组装和拆解事务层数据包(TLP)。TPL用于对事务进行通信。
在PCIe协议栈中，中间层是数据链路层140或240。数据链路层140或240用作事务层130或230与物理层150或250之间的中间级。数据链路层140或240的首要职责是包括错误检测和纠错的数据完整性和链路管理。
数据链路层140或240的发送侧(例如，发送部分)接受在事务层130或230中组装的TLP，计算并应用数据保护代码和TLP序列号并且将数据保护代码和TLP序列号发送到物理层150或250以通过包括在PCIe接口300中的至少一个链路(例如，链路310)进行发送。
数据链路层140或240的接收侧(例如，接收部分)检查所接收的TLP的数据完整性并且将TLP提交到事务层130或230以进行附加处理。
物理层150或250包括用于物理接口操作的电路。物理层电路包括驱动器、输入缓冲器、串行-并行转换电路、并行-串行转换电路、锁相环路(PLL)和阻抗匹配电路。物理层150或250还包括与PCIe接口的初始化和维护相关的逻辑功能。
PCIe接口300包括包含用于发送数据包的第一传输线310-1和第二传输线310-2的至少一个链路310。
PCIe主机100包括用于产生第一参考时钟信号REFCLK_MB的第一时钟信号发生器105，其中，所述第一参考时钟信号REFCLK_MB至少被提供到物理层150和PCIe接口300。PCIe核心120通常可以控制PCIe主机控制器110。PCIe核心120通常可以控制PCIe装置控制器210。
根据本发明构思的一些示例实施例，参照图2至图7描述的电路涉及PCIe装置控制器210的新颖的物理层(PHY)250(例如，物理层250B)，其支持多个参考时钟源并且可以自动选择从多个参考时钟源输出的一个参考时钟信号作为操作时钟信号。因此，下面将详细描述根据本发明构思的一些示例实施例的物理层250的电路的结构和功能。
图2是示出根据本发明构思的至少一个示例实施例的在图1中示出的PCIe装置的物理层中实施的电路的框图。参照图1和图2，用于支持具有独立扩频时钟(SSC)的单独参考时钟(SRIS)的PCIe装置200的PCIe装置控制器210包括第二时钟信号发生器205和新颖的PCIe物理层250A。
第二时钟信号发生器205产生第二参考时钟信号REFCLK_AIC。物理层250A可以自动检测第一参考时钟信号REFCLK_MB是从PCIe主机100提供的还是从另一个源提供的，并且根据或者基于检测的结果选择第一参考时钟信号REFCLK_MB和第二参考时钟信号REFCLK_AIC中的一个作为参考时钟信号REFCLK。
根据至少一个示例实施例，物理层250A可以包括收发器260、内部时钟信号发生器270以及参考时钟选择电路280A。该收发器260可以包括锁相环路(PLL)电路262、发送器264和接收器266等，但是不限于此。
PLL电路262可以使用参考时钟信号REFCLK产生将要提供到发送器264和/或接收器266的时钟信号。参考时钟信号REFCLK可以是从参考时钟选择电路280A输出的REFCLK_MB时钟信号或REFCLK_AIC时钟信号。参考时钟信号REFCLK可以是从PCIe主机100发送的第一参考时钟信号REFCLK_MB和在PCIe装置200中产生的第二参考时钟信号REFCLK_AIC中的一个。
PLL电路262可通过将参考时钟信号REFCLK与期望频率相乘来基于参考时钟信号REFCLK产生具有改变的频率的新时钟信号。例如，PLL电路262可以通过将参考时钟信号REFCLK与100MHz的频率相乘来产生具有2.5GHz的频率的时钟信号。
根据至少一个示例实施例，发送器264可以使用PLL电路262的输出信号将并行数据信号转换为串行数据信号PCIe TX，并且通过连接到PCIe主机100的接收部分RX第一通道310-1将串行数据信号PCIe TX发送到PCIe主机100，但不限于此。
根据至少一个示例实施例，接收器266通过连接到PCIe主机100的发送部分TX的第二通道310-2接收从PCIe主机100发送的串行数据信号PCIe RX，并且产生用于恢复接收的串行数据信号的时钟信号及用于使用PLL电路262的输出信号将恢复的串行数据信号转换为并行数据信号的时钟信号，但不限于此。
参考时钟选择电路280A可以选择从PCIe主机100发送的第一参考时钟信号REFCLK_MB和在PCIe装置200中产生的第二参考时钟信号REFCLK_AIC中的一个作为用于PCIe装置200的操作的参考时钟信号REFCLK。即，参考时钟选择电路280A可以自动进行确定是否从PCIe主机100提供第一参考时钟信号REFCLK_MB，并且因此发送第一参考时钟信号REFCLK_MB，或者根据确定结果，使用由PCIe装置200产生的第二参考时钟信号并且将第二参考时钟信号REFCLK_AIC发送到收发器260。
参考时钟选择电路280A可以包括第一计数器281A、第二计数器282A、比较器283A、选择器285和时钟门控电路287，但是示例实施例不限于此。
当第一参考时钟信号REFCLK_MB被提供到PCIe装置200时，第一计数器281A可以接收从PCIe主机100发送的第一参考时钟信号REFCLK_MB，对第一参考时钟信号REFCLK_MB的切换(toggle)(或振荡)次数进行计数并产生第一计数值REFCLK_MB_CNT。
第二计数器282A可以接收从PCIe装置200的第二时钟信号发生器205(例如，内部参考时钟发生器、装置参考时钟发生器等)产生的第二参考时钟信号REFCLK_AIC，对第二参考时钟信号REFCLK_AIC的切换(或振荡)次数进行计数并产生第二计数值REFCLK_AIC_CNT。
第一计数值REFCLK_MB_CNT和第二计数值REFCLK_AIC_CNT可以被提供到比较器283A。比较器283A可以是将第一计数值REFCLK_MB_CNT与第二计数值REFCLK_AIC_CNT进行比较、基于期望标准根据比较结果产生时钟选择信号CLK_SEL、并将时钟选择信号CLK_SEL输出到选择器285的逻辑门。另外，比较器283A可以是诸如处理器、CPU、ASIC等的可进行编程处理的装置，其中，该可进行编程处理的装置被配置为基于与多个相应时钟信号(例如，REFCLK_MB_CNT、REFCLK_AIC_CNT等)相关的多个计数值的比较结果来产生时钟选择信号。
用于选择参考时钟信号的期望标准可以是可配置的。例如，根据至少一个示例实施例，当第一计数值REFCLK_MB_CNT与第二计数值REFCLK_AIC_CNT之间的差小于期望的参考值时，比较器283A可以产生用于选择第一参考时钟信号REFCLK_MB作为参考时钟信号REFCLK的时钟选择信号CLK_SEL，并且将产生的时钟选择信号CLK_SEL输出到选择器285。换言之，可以基于两个参考时钟信号的切换和/或振荡的计数与期望的阈值进行比较来选择参考时钟信号。
当第一计数值REFCLK_MB_CNT与第二计数值REFCLK_AIC_CNT之间的差大于期望的参考值时，比较器283A可以产生用于选择第二参考时钟信号REFCLK_AIC作为参考时钟信号REFCLK的时钟选择信号CLK_SEL并将产生的时钟选择信号CLK_SEL输出到选择器285。
根据另一示例实施例，比较器283A可以被配置为使用从内部时钟信号发生器270(例如，辅助时钟信号发生器)提供的内部时钟信号AUXCLK来决定位于第一计数值REFCLK_MB_CNT与第二计数值REFCLK_AIC_CNT之间的比较时刻。例如，比较时刻可以是从PCIe装置200的重置起经过某个(例如，期望的)时间段之后的时刻，和/或从第一计数器281A和/或第二计数器282A的操作开始起经过某个期望的时间段之后的时刻。
比较器283A可以产生用于控制是否产生第二参考时钟信号REFCLK_AIC的控制信号CLKGEN_DIS，并且可以向第二时钟信号发生器205输出控制信号CLKGEN_DIS。例如，当第一计数值REFCLK_MB_CNT与第二计数值REFCLK_AIC_CNT之间的差小于参考值时，比较器283A可以产生用于使第二时钟信号发生器205断电的控制信号CLKGEN_DIS，并将控制信号CLKGEN_DIS输出到第二时钟信号发生器205，但是示例实施例但不限于此。
换言之，控制信号CLKGEN_DIS可以控制第二时钟信号发生器的功率状态(例如，通电、断电等)。当第二时钟信号发生器205根据从比较器283A输出的控制信号CLKGEN_DIS而断电时，包括第二时钟信号发生器205的PCIe装置200的功耗降低。
选择器285可以响应于和/或基于时钟选择信号CLK_SEL将第一参考时钟信号REFCLK_MB和第二参考时钟信号REFCLK_AIC中的一个发送到时钟门控电路287。选择器285可以是多路复用器(MUX)等，并且可以被配置为接收诸如时钟信号REFCLK_MB、REFCLK_AIC等的多个参考时钟信号并可以基于时钟选择信号(例如，CLK_SEL)来选择和/或输出这些参考时钟信号中的一个。
时钟门控电路287可以在选择器285选择参考时钟信号之前门控和/或阻断向PLL电路262提供参考时钟信号REFCLK。因此，防止了将不稳定和/或不期望的参考时钟信号REFCLK提供到PLL电路262。
例如，时钟门控电路287可以响应于从比较器283A输出的激活的时钟使能信号CLK_EN而将从选择器285输出的参考时钟信号REFCLK输出到PLL电路262。在图4和图5中示出了根据一些示例实施例的激活时钟使能信号CLK_EN的时序。
另外，根据至少一个示例实施例，物理层250A还可以接收指示PCIe装置200将被重置的重置信号PERST_N。将结合图4更详细地讨论重置信号PERST_N。
图3是示出根据本发明构思的一些示例实施例的在图1中示出的PCIe装置的物理层中实施的电路的框图。参照图3，根据至少一个示例实施例，PCIe装置200的物理层250B可以包括收发器260、内部时钟信号发生器270和参考时钟选择电路280B，但不限于此。
图3中示出的收发器260和内部时钟信号发生器270与图2中示出的收发器260和内部时钟信号发生器270执行相同或相似的功能，因此，将省略对这些组件的具体描述。
参考时钟选择电路280B可以响应于(或基于)时钟选择信号CLK_SEL选择从PCIe主机100提供的第一参考时钟信号REFCLK_MB和在PCIe装置200中产生的第二参考时钟信号REFCLK_AIC中的一个作为用于PCIe装置200的操作的参考时钟信号REFCLK。
参考时钟选择电路280B可以自动确定是否选择从PCIe主机100提供的第一参考时钟信号REFCLK_MB作为参考时钟信号并将其发送到收发器260，并且根据确定结果自动确定是否选择由PCIe装置200产生的第二参考时钟信号REFCLK_AIC作为参考时钟信号并将其发送到收发器260。
参考时钟选择电路280B可以包括寄存器282B、CPU 284B、选择器285和时钟门控电路287。根据至少一个示例实施例，寄存器282B可以是用于存储信息(诸如与PCIe装置200的操作相关的配置数据)的环境配置寄存器。寄存器282B还可以存储用于选择PCIe装置200的参考时钟信号REFCLK的指示数据IND。在至少一个示例实施例中，指示数据IND可以是由PCIe主机100的PCIe核心120产生并通过PCIe装置200的CPU 284B存储在寄存器282B中的数据。即，从PCIe主机100发送的指示数据IND可以存储在寄存器282B中。
指示数据IND可以包括与由PCIe主机100的第一时钟信号发生器105产生的第一参考时钟信号REFCLK_MB是否被提供给PCIe装置200有关的信息。换言之，指示数据IND提供指示多个参考时钟信号中哪一个将被选择为将由PCIe装置200使用的参考时钟的数据，例如，是REFCLK_MB信号还是REFCLK_AIC信号被用作参考时钟。例如，当指示数据IND指示第一电平(例如，高信号或数据值1等)时，可以表示第一参考时钟信号REFCLK_MB被提供或将被提供到PCIe装置200。然而，当指示数据IND指示第二电平(例如，低信号或数据值0等)时，指示数据IND可以表示第一参考时钟信号REFCLK_MB不被提供到PCIe装置200而第二参考时钟信号REFCLK_AIC被提供到PCIe装置200。然而，示例实施例不限于此，指示数据IND可以使用任何值，参考时钟信号的数量可以大于所描述的两个。
在PCIe主机100与PCIe装置200之间建立链接(例如，连接等)之后或者在PCIe装置200(物理地)连接到PCIe主机100等之后，PCIe主机100可以通过PCIe接口300(未示出)将指示数据IND与写命令一起发送到PCIe装置200。根据至少一个示例实施例，PCIe装置200的CPU 284B可以响应于写命令将指示数据IND写入寄存器282B。
CPU 284B通常可以通过提供用于参考时钟选择电路280B的操作的控制信号等来控制参考时钟选择电路280B的操作。例如，CPU 284B可以从寄存器282B读取先前存储的指示数据IND，并且基于指示数据IND产生将发送到选择器285的时钟选择信号CLK_SEL和/或将发送到时钟门控电路287的时钟使能信号CLK_EN。
例如，当从寄存器282B读取的指示数据IND指示第一电平(和/或第一状态)时，CPU284B可以产生时钟选择信号CLK_SEL并将时钟选择信号CLK_SEL发送到选择器285，该时钟选择信号CLK_SEL指示和/或控制选择器285输出和/或选择第一参考时钟信号REFCLK_MB作为参考时钟信号REFCLK。
当从寄存器282B读取的指示数据IND指示第二电平(和/或第二状态)时，CPU 284B可以产生时钟选择信号CLK_SEL并将时钟选择信号CLK_SEL发送到选择器285，该时钟选择信号CLK_SEL指示和/或控制选择器285输出和/或选择第二参考时钟信号REFCLK_AIC作为参考时钟信号REFCLK。尽管结合示例实施例仅讨论了两个参考时钟，但是示例实施例不限于此，根据其它示例实施例可以存在更多数量的参考时钟。
基于由选择器285接收的时钟选择信号CLK_SEL的电平和/或状态，选择器285可以将第一参考时钟信号REFCLK_MB和第二参考时钟信号REFCLK_AIC中的一个发送到时钟门控电路287。换言之，选择器285基于从CPU 284B接收的时钟选择信号CLK_SEL的状态来选择多个参考时钟信号中的一个。
时钟门控电路287可以在选择参考时钟信号REFCLK之前，对不稳定的参考时钟信号REFCLK至PLL电路262的供应进行门控(和/或阻断、延迟等)。换言之，时钟门控电路287防止不稳定的参考时钟信号REFCLK发送到收发器260。
例如，时钟门控电路287可以响应于从CPU 284B输出的被激活的(例如，被使能的、高的、被选择的等)时钟使能信号CLK_EN将从选择器285输出的参考时钟信号REFCLK输出到PLL电路262。换言之，时钟门控电路287基于接收到的从CPU 284B输出的时钟使能信号CLK_EN将选择的参考时钟信号REFCLK发送到收发器260。根据一些示例实施例的用于激活时钟选择信号CLK_SEL和时钟使能信号CLK_EN中的每一个的时序在图4和图5中示出。在至少一个示例实施例中，激活可以指从第二电平(例如，低值、“0”值等)到第一电平(例如，高值、“1”值等)的过渡，但不限于此。
另外，根据至少一个示例实施例，物理层250B还可以接收指示PCIe装置200将被重置的重置信号PERST_N。将结合图4更详细地讨论重置信号PERST_N。
图4是描述根据至少一个示例实施例的当第一参考时钟信号从图1的PCIe主机被提供到图1的PCIe装置时，图2中示出的物理层的操作的时序图。参照图1、图2和图4，假设PCIe主机100通过PCIe接口300将第一参考时钟信号REFCLK_MB提供到PCIe装置200。因此，第一参考时钟信号REFCLK_MB和第二参考时钟信号REFCLK_AIC都可以被提供到参考时钟选择电路280A，但是示例实施例不限于此，例如，可以存在提供到参考时钟选择电路280A的更大数量的参考时钟信号。
根据一些示例实施例，第一参考时钟信号REFCLK_MB可以通过PCIe接口300和连接器202被提供到第一计数器281A以及选择器285的第一输入端。根据一些示例实施例，第二参考时钟信号REFCLK_AIC可以被提供到第二计数器281A和选择器285的第二输入端。
在第一时刻T1，释放PCIe装置200的重置端(reset)(例如，PCIe装置200被重置)。当重置信号PERST_N从低电平转变为高电平时，假设在图4和图5中PCIe装置200的重置端被释放和/或重置。
当释放PCIe装置200的重置端时，第一计数器281A和第二计数器282A可以执行在第一时刻T1开始的计数操作。例如，第一计数器281A可以对第一参考时钟信号REFCLK_MB的第一边沿的数量进行计数(例如，对信号的上升沿进行计数)，并产生第一计数值REFCLK_MB_CNT，但示例实施例不限于此，可以使用执行计数操作的其它方法。第二计数器282A可以对第二参考时钟信号REFCLK_AIC的第一边沿(例如，上升沿)的数量进行计数，并且产生第二计数值REFCLK_AIC_CNT，但是示例实施例不限于此。
在第二时刻T2，比较器283A可以比较第一计数值REFCLK_MB_CNT和第二计数值REFCLK_AIC_CNT，和/或计算第一计数值REFCLK_MB_CNT与第二计数值REFCLK_AIC_CNT之间的差。然后，比较器283A可以将第一次比较的结果与参考值和/或期望的阈值进行比较，并且根据第二次比较的结果产生时钟选择信号CLK_SEL。根据至少一个示例实施例，可以基于内部时钟信号AUXCLK来决定比较器283A的比较时刻(例如，T2)，如果改变了比较时刻，则参考值也会改变。
参照图4，当第一计数值(例如，REFCLK_MB_CNT＝7)与第二计数值(例如，REFCLK_AIC_CNT＝8)之间的差小于或等于参考值和/或阈值(例如，N，其中，N是大于1的自然数，例如2)时，则比较器283A可以确定第一参考时钟信号REFCLK_MB的频率和第二参考时钟信号REFCLK_AIC的频率(例如，100MHz)彼此相等和/或在误差容限范围内。换言之，计算REFCLK_MB_CNT值与REFCLK_AIC_CNT值之间的差，并且将计算结果与期望的阈值进行比较，以便确定各个时钟信号的频率是否在期望的误差容限范围内。
图4的比较器283A可以向选择器285输出被激活的(例如，高电平信号、高信号、“1”值、使能信号等)时钟选择信号CLK_SEL，并且选择器285可以基于激活的时钟选择信号选择参考时钟信号中的一个。换言之，根据至少一个示例实施例，可以根据激活的时钟选择信号CLK_SEL将提供到比较器283A的第一输入端的第一参考时钟信号REFCLK_MB输出为用于PCIe装置200的操作的参考时钟信号REFCLK。
在第三时刻T3，比较器283A可以产生激活的时钟使能信号CLK_EN使得第一参考时钟信号REFCLK_MB可以输出(和/或发送)到PLL电路262和收发器260作为参考时钟信号REFCLK，该参考时钟信号REFCLK可以表示为PLL_IN信号。比较器283A还可以将激活的时钟使能信号CLK_EN输出到时钟门控电路287。
比较器283A可以向第二时钟信号发生器205输出激活的控制信号CLKGEN_DIS以阻断第二时钟信号发生器205的功率(例如，停止到第二时钟信号发生器的电流等)。如图4所示，根据至少一个示例实施例，可以都激活(和/或同时激活)时钟使能信号CLK_EN和控制信号CLKGEN_DIS。因此，第二时钟信号发生器205可以断电以降低PCIe装置200的功耗并且时钟门控电路287可以将参考时钟信号REFCLK＝REFCLK_MB提供给收发器260和PLL电路262，该参考时钟信号REFCLK可以表示为PLL_IN信号。
图5是描述根据至少一个示例实施例的当第一参考信号未从图1的PCIe主机被提供到图1的PCIe装置时，图2中示出的物理层的操作的时序图。参照图1、图2和图5，假设PCIe主机100不通过PCIe接口300向PCIe装置200提供第一参考时钟信号REFCLK_MB。换言之，PCIe装置200不从PCIe主机100接收第一参考时钟信号REFCLK_MB。因此，第二参考时钟信号REFCLK_AIC可以是提供到选择电路280A的仅有的参考时钟信号。
当在第一时刻T1释放PCIe装置200的重置信号PERST_N时，第一计数器281A和第二计数器282A可以执行从第一时刻T1开始的计数操作。例如，第一计数器281A可以对第一参考时钟信号REFCLK_MB的上升沿(例如，前沿)的数量进行计数并产生第一计数值REFCLK_MB_CNT。第二计数器282A可以对第二参考时钟信号REFCLK_AIC的上升沿的数量进行计数并产生第二计数值REFCLK_AIC_CNT。
由于第一参考时钟信号REFCLK_MB不被提供到PCIe装置200，所以根据此示例的情景，第一计数值REFCLK_MB_CNT为零。
在第二时刻T2，比较器283A可以比较第一计数值REFCLK_MB_CNT和第二计数值REFCLK_AIC_CNT和/或计算第一计数值REFCLK_MB_CNT与第二计数值REFCLK_AIC_CNT之间的差。然后，比较器283A可以将计算的结果与期望的参考值(和/或期望的阈值)进行比较，并且根据与期望的参考值的比较的结果产生时钟选择信号CLK_SEL。
可以基于内部时钟信号AUXCLK来决定和/或设定比较器283A的比较时刻(例如，T2)，并且期望的参考值可以随着比较时刻的变化而变化。换言之，期望的参考值(例如，期望的阈值)可以基于设定的比较时刻。
参照图5，由于第一计数值(REFCLK_MB_CNT＝0)与第二计数值(REFCLK_AIC_CNT＝8)之间的差为8并且大于期望的参考值(例如，N，其中，N是大于1的自然数，例如2)，所以比较器283A向选择器285输出去激活的(例如，低电平的、“0”值等)时钟选择信号CLK_SEL。根据至少一个示例实施例，选择器285可以根据去激活的时钟选择信号CLK_SEL来选择提供到第二输入端的第二参考时钟信号REFCLK_AIC作为用于PCIe装置200的操作的参考时钟信号REFCLK。
在第三时刻T3，比较器283A可以产生激活的时钟使能信号CLK_EN使得第二参考时钟信号REFCLK_AIC作为可被表示为PLL_IN信号的参考时钟信号REFCLK被输出和/或发送到收发器260和PLL电路262。另外，比较器283A可以将激活的时钟使能信号CLK_EN输出到时钟门控电路287。
比较器283A还向第二时钟信号发生器205输出指示不对第二时钟信号发生器205的功率进行阻断的去激活的(例如，低信号、“0”值等)控制信号CLKGEN_DIS。换言之，比较器283A发送控制信号，该控制信号指示不中断第二时钟信号发生器205的功率。
根据至少一个示例实施例，第二时钟信号发生器205可以响应于去激活的控制信号CLKGEN_DIS保持第二参考时钟信号REFCLK_AIC的发生，并且时钟门控电路287可以响应于激活的时钟使能信号CLK_EN将参考时钟信号REFCLK＝REFCLK_AIC提供到收发器260和PLL电路262，该参考时钟信号REFCLK可以表示为PLL_IN信号。
图6是根据一些示例实施例的用于描述操作图2或图3中示出的PCIe装置的物理层的方法的流程图。图7是根据一些示例实施例的用于具体描述图6中示出的判断步骤的流程图。参照图1至图7，当PCIe主机100和PCIe装置200通过PCIe接口300彼此连接时，PCIe装置200的第二时钟信号发生器205可以产生第二参考时钟信号REFCLK_AIC并且可以向参考时钟选择电路(例如，280A或280B)提供第二参考时钟信号REFCLK_AIC(S110)。
参考时钟选择电路(例如，280A或280B)可以确定是否将从PCIe主机100的第一时钟信号发生器105输出的第一参考时钟信号REFCLK_MB提供到PCIe装置200(S120)。
现在参照图7，参考时钟选择电路280A可以对第一参考时钟信号REFCLK_MB的切换(toggle)和/或振荡的次数进行计数，以产生第一计数值REFCLK_MB_CNT(S122)。参考时钟选择电路280A可以对第二参考时钟信号REFCLK_AIC的切换和/或振荡的次数进行计数，以产生第二计数值REFCLK_AIC_CNT(S124)。参考时钟选择电路280A可以计算第一计数值REFCLK_MB_CNT与第二计数值REFCLK_AIC_CNT之间的差并将计算出的差与期望的参考值进行比较(S126)。
基于比较步骤S126的结果，当第一计数值REFCLK_MB_CNT与第二计数值REFCLK_AIC_CNT之间的差等于或小于期望的参考值(在S120中为“是”)时，参考时钟选择电路280A可以确定将第一参考时钟信号REFCLK_MB提供到PCIe装置200，并且选择第一参考时钟信号REFCLK_MB作为参考时钟信号REFCLK(S130)。
当第一参考时钟信号REFCLK_MB被选择作为参考时钟信号REFCLK时，第二时钟信号发生器205不再被需要和/或被请求操作，因此停止和/或阻断提供到第二时钟信号发生器205的功率(S150)。
可选择地，根据至少一个示例实施例，当第一计数值REFCLK_MB_CNT与第二计数值REFCLK_AIC_CNT之间的差大于期望的参考值(在S120中为“否”)时，参考时钟选择电路280A可以确定不把第一参考时钟信号REFCLK_MB提供到PCIe装置200，并且选择第二参考时钟信号REFCLK_AIC作为参考时钟信号REFCLK(S140)。
根据本发明构思的至少一个示例实施例的用于支持SRIS的PCIe装置可以自动选择从多个时钟源输出的多个参考时钟信号中的一个作为操作时钟信号(例如，主参考时钟信号)。
根据本发明构思的至少一个示例实施例的用于支持SRIS的PCIe装置可以自动确定是否从PCIe装置的外部提供第一参考时钟信号(例如，从一个或多个外部目的地输出)。PCIe装置还可以基于确定结果使用多个参考时钟信号中的一个(例如，第一参考时钟信号或在PCIe装置中产生的第二参考时钟信号)作为PCIe装置的操作时钟信号，因此，当第一参考时钟信号被选择为操作时钟信号(例如，被选择为主参考时钟信号)时，PCIe装置可以使产生第二参考时钟信号的时钟信号发生器自动断电(例如，掉电、关闭等)。因此，可以降低PCIe装置的功耗。
应当理解，这里描述的示例实施例应当被视为仅是描述性的含义，而不是出于限制的目的。在根据示例实施例的每种装置或方法内的特征或方面的描述通常应被视为可用于根据示例实施例的其它装置或方法中的其它类似的特征或方面。尽管已经具体示出和描述了一些示例实施例，但是本领域普通技术人员将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中做出形式和细节上的变化。
由于功能块、单元和/或模块在本发明构思的领域中是传统的，所以按照功能块、单元和/或模块的形式在附图中示出并描述了各种示例实施例。本领域技术人员将理解的是，这些块、单元和/或模块通过诸如逻辑电路、分立组件、微处理器、硬布线电路、存储元件、布线连接等的电子(或光)电路物理地实现，其可以使用基于半导体的制造技术或其他制造技术形成。在由微处理器或类似处理装置实现块、单元和/或模块的情况下，可以使用软件(例如，微码)对它们进行编程以执行这里讨论的各种功能并且可以可选地由固件和/或软件驱动它们，从而将微处理器或类似的处理装置变换成专用处理器。另外，每个块、单元和/或模块可以由专用硬件或执行一些功能的专用硬件和执行其它功能的处理器(例如，一个或多个编程的微处理器和相关的电路)的组合来实现。此外，在不脱离本发明构思的范围的情况下，示例实施例的每个块、单元和/或模块可以物理地分离成两个或更多个交互并离散的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，示例实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。

Claims (18)

1.一种外围组件互连高速装置，其支持具有独立扩频时钟的多个参考时钟信号，所述外围组件互连高速装置包括：
连接器，在连接到外围组件互连高速主机并被配置为从外围组件互连高速主机接收第一参考时钟信号的结构中；
时钟信号发生器，被配置为产生第二参考时钟信号；以及
选择电路，被配置为确定是否通过连接器提供所述第一参考时钟信号并且基于所述确定的结果将所述第一参考时钟信号和所述第二参考时钟信号中的一个发送到收发器，
其中，当所述第一参考时钟信号被提供到收发器时，选择电路被配置为将控制信号输出至时钟信号发生器以将时钟信号发生器断电。
2.根据权利要求1所述的外围组件互连高速装置，其中，所述选择电路包括：
寄存器，被配置为存储指示数据，所述指示数据指示是否将所述第一参考时钟信号提供到连接器；
处理器，被配置为基于指示数据产生选择信号；以及
选择器，连接到连接器和时钟信号发生器，选择器被配置为基于选择信号向收发器发送所述第一参考时钟信号或所述第二参考时钟信号。
3.根据权利要求1所述的外围组件互连高速装置，其中，所述选择电路还被配置为：
将与所述第一参考时钟信号相关的第一计数值和与所述第二参考时钟信号相关的第二计数值进行比较；并且
基于所述比较的结果将所述第一参考时钟信号或所述第二参考时钟信号发送到收发器。
4.根据权利要求3所述的外围组件互连高速装置，所述外围组件互连高速装置还包括：
内部时钟信号发生器，被配置为产生内部时钟信号，
其中，选择电路被配置为基于内部时钟信号来设定所述第一计数值与所述第二计数值之间的比较时刻，
在所述比较时刻比较所述第一计数值与所述第二计数值。
5.根据权利要求4所述的外围组件互连高速装置，其中，所述选择电路被配置为：
当所述第一计数值与所述第二计数值之间的差在所述比较时刻小于期望的参考值时，将所述第一参考时钟信号发送到收发器；并且
当所述第一计数值与所述第二计数值之间的差在所述比较时刻等于或大于期望的参考值时，将所述第二参考时钟信号发送到收发器。
6.根据权利要求1所述的外围组件互连高速装置，其中，所述选择电路包括：
第一计数器，被配置为对所述第一参考时钟信号的切换进行计数以产生第一计数值；
第二计数器，被配置为对所述第二参考时钟信号的切换进行计数以产生第二计数值；
比较器，被配置为将所述第一计数值与所述第二计数值进行比较，并且根据所述比较结果产生选择信号；以及
选择器，被配置为根据选择信号选择所述第一参考时钟信号或所述第二参考时钟信号，并且将选择的时钟信号发送到收发器。
7.根据权利要求6所述的外围组件互连高速装置，所述外围组件互连高速装置还包括：
内部时钟信号发生器，被配置为产生内部时钟信号，
其中，所述比较器被配置为使用内部时钟信号来设定所述第一计数值与所述第二计数值之间的比较时刻，在所述比较时刻将所述第一计数值与所述第二计数值进行比较，并且产生选择信号。
8.根据权利要求7所述的外围组件互连高速装置，其中，所述选择电路还包括连接到选择器和收发器的时钟门控电路；并且
其中，比较器被配置为产生时钟使能信号，所述时钟使能信号使时钟门控电路禁用直到接收到选择信号为止。
9.根据权利要求8所述的外围组件互连高速装置，其中，所述比较器被配置为：
产生选择信号以选择所述第一参考时钟信号或所述第二参考时钟信号；
产生时钟使能信号以使能时钟门控电路；并且
产生控制信号以使时钟信号发生器断电。
10.根据权利要求1所述的外围组件互连高速装置，其中，
收发器和选择电路形成在外围组件互连高速装置的物理层上；并且
外围组件互连高速装置为适于使用连接器插入到外围组件互连高速主机的主板上的扩展槽中的扩展卡。
11.一种外围组件互连高速装置，其支持具有独立扩频时钟的来自外围组件互连高速主机的第一参考时钟信号和来自外围组件互连高速装置的第二参考时钟信号，所述外围组件互连高速装置包括：
时钟信号发生器，被配置为产生所述第二参考时钟信号；以及
物理层，被配置为自动检测是否从外围组件互连高速主机提供所述第一参考时钟信号，并且根据所述检测结果选择所述第一参考时钟信号或所述第二参考时钟信号作为外围组件互连高速装置的主参考时钟信号，
其中，所述物理层被配置为当所述第一参考时钟信号被选择为参考时钟信号时，自动使时钟信号发生器断电。
12.根据权利要求11所述的外围组件互连高速装置，其中，所述物理层包括：
寄存器，被配置为存储指示数据，所述指示数据指示是否提供所述第一参考时钟信号；
处理器，被配置为基于所述指示数据产生选择信号；以及
选择器，配置为响应于选择信号选择所述第一参考时钟信号或所述第二参考时钟信号作为主参考时钟信号。
13.根据权利要求11所述的外围组件互连高速装置，其中，所述物理层包括
第一计数器，被配置为对所述第一参考时钟信号的切换进行计数以产生第一计数值；
第二计数器，被配置为对所述第二参考时钟信号的切换进行计数以产生第二计数值；
内部时钟信号发生器，被配置为产生内部时钟信号；
比较器，被配置为基于内部时钟信号来决定所述第一计数值与所述第二计数值之间的比较时刻，在所述比较时刻将所述第一计数值与所述第二计数值进行比较，并且基于所述第一计数值和所述第二计数值的比较来产生选择信号；以及
选择器，被配置为基于所述选择信号选择所述第一参考时钟信号或所述第二参考时钟信号作为主参考时钟信号。
14.一种外围组件互连高速装置，其支持多个时钟信号，所述外围组件互连高速装置包括：
装置时钟发生器，被配置为产生装置时钟信号；
选择电路，被配置为接收多个时钟信号，所述多个时钟信号包括从外围组件互连高速主机接收的外部时钟信号和装置时钟信号，基于所述多个时钟信号产生结果，基于所述产生的结果发送参考时钟信号，所述参考时钟信号是从所述多个时钟信号中选择的，并且当外部时钟信号被选择作为所述参考时钟信号时，将控制信号输出至装置时钟发生器以将装置时钟信号发生器断电；以及
收发器，被配置为使用发送的参考时钟信号将外围组件互连高速数据传送到另一个外围组件互连高速装置。
15.根据权利要求14所述的外围组件互连高速装置，其中，所述选择电路被配置为基于所述多个时钟信号通过以下步骤产生所述结果：
计算外部时钟信号的切换次数与装置时钟信号的切换次数之间的差；
基于计算的差和期望的参考值产生所述结果；并且
基于计算的差和期望的参考值所产生的所述结果来选择外部时钟信号或装置时钟信号。
16.根据权利要求15所述的外围组件互连高速装置，其中
所述选择电路包括处理装置和选择器；
所述处理装置被配置为向选择器发送时钟选择信号并向装置时钟发生器发送功率控制信号，时钟选择信号取决于计算的差和期望的参考值所产生的所述结果，功率控制信号指示装置时钟发生器的功率状态。
17.根据权利要求16所述的外围组件互连高速装置，其中
所述选择器是多路复用器，并且所述选择器被配置为接收所述多个时钟信号，接收时钟选择信号并将参考时钟信号输出到收发器。
18.根据权利要求16所述的外围组件互连高速装置，其中，所述外围组件互连高速主机安装在主板上。
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