CN107331656A - 一种用于片上集成的磁芯电感及其制造方法 - Google Patents

Abstract

本发明公开了一种用于片上集成的磁芯电感结构，包括芯片；设置在芯片背面的绝缘层；设置在所述绝缘层表面的第一线圈层；覆盖于所述第一线圈层及所述绝缘层的绝缘包覆层；设置在所述绝缘包覆层表面的第二线圈层；设置所述绝缘包覆层内部且与第一线圈层与所述第二线圈层电连接的导电通孔，以及设置所述第一线圈层与所述第二线圈层之间，且位于所述绝缘包覆层之内的磁芯层。

Description

一种用于片上集成的磁芯电感及其制造方法

技术领域

本发明涉及集成电路片上集成器件领域，尤其涉及一种片上集成的磁芯电感及其制造方法。

背景技术

随着各类移动消费类电子产品的迅猛发展，如何实现产品更持久的使用，优化产品的电源管理系统，进一步减小电源控制电路的尺寸、降低产品的功耗变得越来越重要。

如今的多芯片处理器多采用动态电压频率调节系统(DVFS)来工作，即以一个电压为基准电压，然后在该电压附近根据实际使用情况动态进行电压调节。DVFS一般通过电源管理芯片(PMIC)来完成，目前广泛使用的独立电源管理芯片与计算芯片间的信号传递时间一般处于10μs的水平，减小这个传输时间将减少系统约20％左右的功耗损失，如果能将电源管理芯片与运算芯片进行集成或者作为统一系统进行封装，两者间的传输时间将减小到100ns的水平。

为了实现电源管理芯片与计算芯片间的集成需要相关的可集成电感器和电容器。相比于可集成电感器，可集成电容器在业界已经非常成熟和完善，为了解决上述集成化的问题，症结在于可集成电感的设计与实现。目前应用于电源控制系统的电感主要是SMT气芯电感和平面螺旋电感，然而这两种电感的电感密度均处于比较低的水平，对于给定的感值，这些电感会占用大量宝贵的芯片面积，另外，电感的衬底损失，高电阻带来的功耗损失等使它们并不能很好的满足集成电源系统的制备所需的各种性能要求。

因此，急需一种新型的集成电感至少部分的解决上述现有技术中存在的问题。

发明内容

针对现有技术中存在的问题，根据本发明的一个实施例，提供一种用于片上集成的磁芯电感结构，包括：芯片；设置在芯片背面的绝缘层；设置在所述绝缘层表面的第一线圈层；覆盖于所述第一线圈层及所述绝缘层的绝缘包覆层；设置在所述绝缘包覆层表面的第二线圈层；设置所述绝缘包覆层内部且与第一线圈层与所述第二线圈层电连接的导电通孔，以及设置所述第一线圈层与所述第二线圈层之间，且位于所述绝缘包覆层之内的磁芯层。

在本发明的一个实施例中，该第一线圈层、所述第二线圈层以及所述导电通孔构成螺旋导电回路。

在本发明的一个实施例中，该第一线圈层中一条导线通过所述导电通孔分别与所述第二线圈中的相邻的两条导线电连接，从而形成螺旋导电回路。

在本发明的一个实施例中，该磁芯层为分层电感磁芯。

在本发明的一个实施例中，该分层电感磁芯包括磁性薄膜层和磁性绝缘层。

在本发明的一个实施例中，该磁性薄膜层材料为NiFe、CoZrTa、CoZrTaB或CoZrO。

在本发明的一个实施例中，该磁性绝缘层材料为SiO2或CoO。

在本发明的一个实施例中，该磁性薄膜层的厚度为15nm-25nm，所述磁性绝缘层的厚度为3nm-7nm，所述分层电感磁芯的厚度为1μm～4μm。

根据本发明的另一个实施例，提供一种用于片上集成的磁芯电感结构的制造方法，包括：在CMOS芯片的背面形成绝缘层；在所述绝缘层上制作第一线圈层；在第一线圈层及绝缘层上形成磁芯层窗口；在磁芯层窗口中依次形成底部绝缘包覆层及磁芯层；制作整体绝缘包覆层并进行绝缘包覆层表面的平整化；在平整化后的绝缘包覆层中形成导电通孔；在绝缘包覆层表面形成第二线圈层。

在本发明的另一个实施例中，制作第一线圈层进一步包括：

光刻形成第一线圈层图形；

制作Ti粘附层及铜电镀种子层；

电镀铜至高于光刻形成的图形台阶；

化学机械抛光多余铜层，形成第一线圈层。

在本发明的另一个实施例中，磁芯层是通过溅射形成的，且在磁芯层溅射过程中施加外部磁场以使所形成的磁芯层磁化。

在本发明的另一个实施例中，磁芯层形成后，非磁芯层的磁性材料通过lift-off剥离工艺去除。

相比于其他种类的电感及其制作方法，其主要特点是，在电感制备过程中引入了高饱和磁场强度、高磁导率、高电阻的层状磁芯薄膜材料，该高磁导率薄膜材料的引入有效的增加了电感密度，层状结构的磁芯增大了磁芯电阻，优化了电感高频下的工作性能。

附图说明

为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。

图1示出根据本发明的一个实施例的一种用于片上集成的磁芯电感结构的剖面投影示意图。

图2示出根据本发明的一个实施例的一种用于片上集成的磁芯电感结构的三维立体示意图。

图3示出根据本发明的一个实施例的一种用于片上集成的磁芯电感结构的分层电感磁芯示意图。

图4A至图4G示出根据本发明的一个实施例形成用于片上集成的磁芯电感结构的过程剖面投影示意图。

图5示出的是根据本发明的一个实施例形成用于片上集成的磁芯电感结构的流程图。

具体实施方式

在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。

在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。

需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。

本发明提供的一种用于片上集成的磁芯电感结构属于片上集成的磁芯电感，该电感结构可以用于制备小体积、高性能单片集成电压控制器，后者可广泛应用于各种电子产品的电源系统中。本发明提供的一种用于片上集成的磁芯电感结构的制造方法是一种可完全与CMOS工艺兼容的用于片上集成的磁芯电感制备工艺，该工艺可方便快速实现芯片电感与其他电压控制电路的集成制造。

下面结合图1和图2来详细描述根据本发明的一个实施例的一种用于片上集成的磁芯电感结构。图1示出根据本发明的一个实施例的一种用于片上集成的磁芯电感结构100的剖面投影示意图。图2示出根据本发明的一个实施例的一种用于片上集成的磁芯电感结构的三维立体示意图200。如图1、图2所示，该用于片上集成的磁芯电感结构100进一步包括芯片101；绝缘层102；底部线圈层103；绝缘包覆层104(图2未示出)；磁芯层105；导电通孔106；以及顶层线圈层107。

在本发明的一个实施例中，芯片101为已经制备好的电源管理芯片或该芯片的部分区域，也可以是其他需要集成电感元件的芯片或对应芯片的部分区域。芯片101可以是CMOS芯片，下文中以CMOS芯片为例进行描述，然而本领域的技术人员应该理解，本发明的保护范围不限于CMOS芯片，例如，芯片101还可以是双极芯片或其他类型的芯片。

绝缘层102位于CMOS芯片101的背面，其材质可以为二氧化硅、氮化硅、树脂、聚酰亚胺等绝缘材料，绝缘层102的形成方法包括但不限于热氧化、沉积、旋涂、粘贴等，绝缘层102用于电绝缘CMOS芯片与后续电感结构。

底部线圈层103位于与绝缘层102的紧邻CMOS芯片101面的相对面上。底部线圈层103的材料可以采用电导率与铜相同或更高的导体材料，一般为铜，但本领域的技术人员应该认识到，其他的导电材料，如铝、重掺杂半导体材料等都可以作为底部线圈层103的材料，底部线圈层103一般通过光刻形成线圈图形、种子层沉积、电镀、刻蚀等加成法工艺形成，当然也可以通过整体沉积铜膜后进行图形化减成工艺形成，具体制备工艺并非本专利的发明要点，在此不再赘述。

绝缘包覆层104位于底部线圈层103之上，用于对底部线圈层103、顶部线圈层107以及磁芯105进行绝缘包覆。在本发明的具体实施例中，绝缘包覆层104可以是工艺过程中多种绝缘材料的集合体，其中包含的材料包括各种光刻胶以及聚酰亚胺等绝缘及平整化过程中使用的绝缘材料。其形成过程主要包括两步，首先，在底部线圈层103形成后，在底部线圈层103上形成覆盖底部线圈层103的绝缘层，用于使底部线圈层103与后面形成的磁芯105绝缘；然后，在磁芯105形成后，在磁芯105上形成覆盖磁芯105的绝缘层，用于使磁芯105与顶部线圈层107绝缘。

磁芯层105位于底部线圈层103和顶部线圈层107之间，且位于绝缘包覆层104之内，通过绝缘包覆层104与底部线圈层103以及顶部线圈层107电绝缘。磁芯层105为分层电感磁芯，具体为层状磁性薄膜材料。如图3所示，图3示出根据本发明的一个实施例的一种用于片上集成的磁芯电感结构的分层电感磁芯示意图，磁芯层105进一步包括磁性薄膜层1051和磁性绝缘层1052。磁性薄膜层1051的材料包括但不限于NiFe、CoZrTa、CoZrTaB、CoZrO等高饱和磁场强度、高磁导率、低矫顽力软磁薄膜材料。磁性绝缘层1052的材料包括但不限于SiO2、CoO等绝缘材料，该磁性绝缘层1052的绝缘材料主要用于磁芯薄膜材料间的绝缘，增大磁芯电阻，减少高频等条件下工作时的涡流损耗。

导电通孔106位于绝缘包覆层104中，且贯通绝缘包覆层104，并与底部线圈层103以及顶部线圈107形成电连接。导电通孔106的材料与底部线圈层103以及顶部线圈107类似，一般采用电导率与铜相同或更高的导体材料，一般为铜，可以通过电镀等沉积工艺形成。

顶层线圈层107位于绝缘包覆层104上面，与磁芯层105以及底部线圈层103通过绝缘包覆层104绝缘，且顶层线圈层107通过导电通孔106与底层线圈103连接。如图2所示，顶层线圈层107与底层线圈103成一定非零的夹角，从而使顶层线圈层107中一条导线通过导电通孔106分别与底层线圈103中的相邻的两条导线电连接，从而形成螺旋导电回路。

下面结合图4A至图4G以及图5来详细描述形成用于片上集成的磁芯电感结构100的过程。图4A至图4G示出根据本发明的一个实施例形成用于片上集成的磁芯电感结构的过程剖面投影示意图。图5示出的是根据本发明的一个实施例形成用于片上集成的磁芯电感结构的流程图500。

首先，在步骤501，如图4A所示，在CMOS芯片101的背面形成绝缘层102。绝缘层102其材质可以为二氧化硅、氮化硅、树脂、聚酰亚胺等绝缘材料，绝缘层102的形成方法包括但不限于热氧化、沉积、旋涂、粘贴等，绝缘层102用于电绝缘CMOS芯片与后续电感结构。在本发明的一个实施例中国，绝缘层102的形成方法为在CMOS芯片背面上生长足够厚的SiO2层(如1～2μm厚)。

接下来，在步骤502，如图4B所示，在步骤501形成的绝缘层102上，制作底部线圈层103。底部线圈层103的材料可以采用电导率与铜相同或更高的导体材料，一般为铜，但本领域的技术人员应该认识到，其他的导电材料，如铝、重掺杂半导体材料等都可以作为底部线圈层103的材料，底部线圈层103一般通过光刻形成线圈图形、种子层沉积、电镀、刻蚀等加成法工艺形成，当然也可以通过整体沉积铜膜后进行图形化减成工艺形成。

在本发明的一个具体实施例中，底部线圈层103的形成步骤进一步包括：1)在绝缘层102上涂布光刻胶，光刻出底层铜线圈的图形，固化后胶厚为5μm；2)完成图形后，溅射一次薄Ti粘附层，然后溅射铜种子层。采用电镀的方法增加种子铜层的厚度至5.5μm，厚度大于胶厚即可；3)采用化学机械抛光(CMP)抛光铜镀层，将高于5μm的所有铜层和Ti层全部去除掉，该步骤可获得平整度较好，粗糙度较低的磁芯层溅射台面，该溅射台面的制备对于获得性能良好的磁芯材料具有重要意义。

接下来，在步骤503，如图4C所示，在步骤502形成的底部线圈层103及绝缘层上形成磁芯层窗口。磁芯层窗口通过光刻工艺形成，其宽度小于底部线圈层103的导线长度。

接下来，在步骤504，如图4D所示，在步骤503形成的磁芯层窗口中依次形成部分绝缘包覆层104及磁芯层105。

在本发明的一个具体实施例中，部分绝缘包覆层104及磁芯层105的形成方法进一步包括：1)制备磁芯层105与下层线圈103间的部分绝缘包覆层104；2)制备磁芯层，采用溅射的方法溅射形成磁芯层。由于磁芯层为层状结构，需交替变换溅射条件，磁性薄膜层1051厚度为20nm，具体厚度应由电感结构的工作频率决定，更高的频率需要更薄的厚度，磁性绝缘层1052厚度为5nm，具体厚度根据实际情况调整，磁芯总厚度范围通常为1μm～4μm。值得注意的是，磁芯溅射过程中需要在适当的方向施加一定大小的外部磁场，例如可使外加磁场方向与电感的易磁化方向平行。溅射完磁芯层后，通过去胶剥离完成磁芯制备。磁芯层的图形可以采用lift-off剥离工艺进行。在本发明的其他实施例中，磁芯层的图形也可以采用合适的刻蚀方法来形成。

接下来，在步骤505，如图4E所示，形成整体绝缘包覆层104并进行绝缘包覆层104表面的平整化。绝缘包覆层104为工艺过程中多种绝缘材料的集合体，中间包含的材料包括各种光刻胶以及聚酰亚胺等绝缘及平整化过程中使用的绝缘材料，形成方法可以为涂覆、沉积等工艺。平整化方法一般为化学机械抛光工艺。

接下来，在步骤506，如图4F所示，在步骤505形成的平整化后的绝缘包覆层104中形成导电通孔106的开口。导电通孔106的开口可以通过激光通孔或者刻蚀工艺形成，导电通孔106的开口需通至底层线圈103，以保证后续导电通孔填充后与底层线圈形成良好的导电连接。

接下来，在步骤507，如图4G所示，在步骤506形成的导电通孔106的开口中的导电填充，从而完成导电通孔106的制造，并形成顶层线圈层107。导电通孔106与底部线圈层103以及顶部线圈107形成电连接。导电通孔106以及顶部线圈107的材料与底部线圈层103类似，一般采用电导率与铜相同或更高的导体材料，一般为铜，可以通过电镀等沉积工艺形成。在本发明的一个具体实施例中，导电通孔106以及顶部线圈107的制作方法为首先溅射Ti粘附层和电镀铜的种子层，再电镀铜加厚至5μm而成。

通过上述工艺方法制作形成的电感结构可以很好地和目前的CMOS工艺兼容，该工艺方案将将电感制备进CMOS芯片的BEOL中，为实现节能、小型、集成度高、高速、低成本的PMIV系统奠定了良好的基础。容易实现电感集成进电源控制系统，进而将电源控制系统与运算芯片进行集成的目标。

本发明提供的一种用于片上集成的磁芯电感结构以及其与CMOS工艺完全兼容的制备方法。相比于其他种类的电感及其制作方法，其主要特点是，在电感制备过程中引入了高饱和磁场强度、高磁导率、高电阻的层状磁芯薄膜材料，该高磁导率薄膜材料的引入有效的增加了电感密度，层状结构的磁芯增大了磁芯电阻，优化了电感高频下的工作性能。本发明提供的一种用于片上集成的磁芯电感结构具有以下优势：

1、可集成性，该电感结构可完全与CMOS工艺兼容，从而方便地集成。

2、节省空间，基于该电感结构制备的电源管理芯片能节约15％～35％的板面积。

3、降低功耗，基于该电感结构制备的电源管理芯片可有效与计算芯片集成，从而降低20％左右整体功耗。

4、节约成本，使用该电感结构，不考虑包括主板、走线和其他零件的成本下降的情况下，仅电压控制器本身的成本就可降低近40％。

5、高速响应，基于该电感结构的电压控制器要比板级电压控制器快100多倍，响应时间从10μs减小到100ns量级，极大的提高了性能。

尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种用于片上集成的磁芯电感结构，包括：

芯片；

设置在芯片背面的绝缘层；

设置在所述绝缘层表面的第一线圈层；

覆盖于所述第一线圈层及所述绝缘层的绝缘包覆层；

设置在所述绝缘包覆层表面的第二线圈层；

设置所述绝缘包覆层内部且与第一线圈层与所述第二线圈层电连接的导电通孔，以及

设置所述第一线圈层与所述第二线圈层之间，且位于所述绝缘包覆层之内的磁芯层。

2.如权利要求1所述的用于片上集成的磁芯电感结构，其特征在于，所述第一线圈层、所述第二线圈层以及所述导电通孔构成螺旋导电回路。

3.如权利要求1所述的用于片上集成的磁芯电感结构，其特征在于，所述第一线圈层中一条导线通过所述导电通孔分别与所述第二线圈中的相邻的两条导线电连接，从而形成螺旋导电回路。

4.如权利要求1所述的用于片上集成的磁芯电感结构，其特征在于，所述磁芯层为分层电感磁芯。

5.如权利要求4所述的用于片上集成的磁芯电感结构，其特征在于，所述分层电感磁芯包括磁性薄膜层和磁性绝缘层。

6.如权利要求5所述的用于片上集成的磁芯电感结构，其特征在于，所述磁性薄膜层材料为NiFe、CoZrTa、CoZrTaB或CoZrO。

7.如权利要求5所述的用于片上集成的磁芯电感结构，其特征在于，所述磁性绝缘层材料为SiO2或CoO。

8.如权利要求5所述的用于片上集成的磁芯电感结构，其特征在于，所述磁性薄膜层的厚度为15nm-25nm，所述磁性绝缘层的厚度为3nm-7nm，所述分层电感磁芯的厚度为1μm～4μm。

9.一种用于片上集成的磁芯电感结构的制造方法，包括：

在CMOS芯片的背面形成绝缘层；

在所述绝缘层上制作第一线圈层；

在第一线圈层及绝缘层上形成磁芯层窗口；

在磁芯层窗口中依次形成底部绝缘包覆层及磁芯层；

制作整体绝缘包覆层并进行绝缘包覆层表面的平整化；

在平整化后的绝缘包覆层中形成导电通孔；

在绝缘包覆层表面形成第二线圈层。

10.如权利要求9所述的方法，其特征在于，制作第一线圈层进一步包括：

光刻形成第一线圈层图形；

制作Ti粘附层及铜电镀种子层；

电镀铜至高于光刻形成的图形台阶；

化学机械抛光多余铜层，形成第一线圈层。