CN112864136A - 半导体结构及其制作方法 - Google Patents

Abstract

本发明实施例提供一种半导体结构及其制作方法，半导体结构包括：基底和位于基底第一面的介质层，基底中具有多个第一金属层，介质层内具有磁芯，磁芯在第一面的正投影为封闭环状图形，第一金属层具有相对的第一端和第二端，第一端在第一面的正投影位于封闭环状图形围成的区域内，第二端在第一面的正投影位于封闭环状图形围成的区域外；多个位于磁芯远离基底一侧和位于磁芯相对两侧的第二金属层，第二金属层一端与一第一金属层的第一端电连接，另一端与另一第一金属层的第二端电连接，多个第一金属层与多个第二金属层构成呈螺线管状的金属层，且金属层与磁芯之间具有间隔。本发明实施例有利于提高半导体结构中电感器电学性能和降低电感器占用空间。

Description

半导体结构及其制作方法

技术领域

本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。

背景技术

电感器是电子产品的基本组成部分，微电感器广泛用于射频微机电系统和微致动器中。其中，微电感器可以作为开关模式电源(SMPS，Switch Mode Power Supply)的储能元件。SMPS的小型化已成为开发下一代电源的主要重点，即封装电源(PwrSiP,Power Supplyin Package)和片上电源(PwrSoC，Power Supply on Chip)。其中，PwrSoC的发展方向是将所有电力电子组件集成在一个芯片上以实现更高的集成度，低成本，高效率和功率密度。PwrSoC技术对电感器要求包括紧凑的物理尺寸，高电流容量以及高品质因素。

然而，随着半导体技术的不断发展，芯片的尺寸也在不断减小，对集成在芯片上的电感器的尺寸以及电学性能提出了更高的要求。

发明内容

本发明实施例解决的技术问题为提供一种半导体结构及其制作方法，有利于提高半导体结构中电感器的电学性能和降低电感器占用空间。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底和位于所述基底的第一面的介质层，所述基底中具有多个第一金属层，所述介质层内具有磁芯，所述磁芯在所述第一面的正投影为封闭环状图形，且每一所述第一金属层在所述第一面的正投影与所述磁芯在所述第一面的正投影相交，所述第一金属层具有相对的第一端和第二端，所述第一端在所述第一面的正投影位于所述封闭环状图形围成的区域内，所述第二端在所述第一面的正投影位于所述封闭环状图形围成的区域外；多个第二金属层，所述第二金属层位于所述介质层中，所述第二金属层位于所述磁芯远离所述基底的一侧且还位于所述磁芯相对的两侧，所述第二金属层的一端与一所述第一金属层的所述第一端电连接，所述第二金属层的另一端与另一所述第一金属层的所述第二端电连接，多个所述第一金属层与多个所述第二金属层构成呈螺线管状的金属层，且所述金属层与所述磁芯之间具有间隔。

另外，所述第二金属层包括位于所述磁芯相对的两侧的第三金属层和位于所述磁芯远离所述基底的一侧的第四金属层，所述第三金属层穿透部分所述介质层且与所述第一金属层电连接。

另外，在垂直于所述第一面的方向上，所述第四金属层的厚度范围与所述第一金属层的厚度范围相同；所述第三金属层在沿垂直于所述第三金属层延伸方向的方向上的厚度范围与所述第一金属层的厚度范围相同。

另外，所述第三金属层与所述磁芯之间的间距范围和所述第一金属层与所述磁芯之间的间距范围相同，所述第四金属层与所述磁芯之间的间距范围和所述第一金属层与所述磁芯之间的间距范围也相同。

另外，所述介质层至少包括位于所述第一面的第一介质层和位于所述第一介质层远离所述基底一侧的第二介质层，且所述磁芯位于所述第一介质层中，所述第三金属层贯穿所述第一介质层和所述第二介质层，所述第四金属层位于所述第二介质层中。

另外，且所述介质层还包括位于所述第二介质层远离所述基底一侧的第三介质层，所述第三介质层位于所述第四金属层表面。

相应地，本发明实施例还提供一种半导体结构的制作方法，包括：提供基底，所述基底内具有多个第一金属层；在所述基底的第一面形成介质层，所述介质层内具有磁芯，所述磁芯在所述第一面的正投影为封闭环状图形，且每一所述第一金属层在所述第一面的正投影与所述磁芯在所述第一面的正投影相交，所述第一金属层具有相对的第一端和第二端，所述第一端在所述第一面的正投影位于所述封闭环状图形围成的区域内，所述第二端在所述第一面的正投影位于所述封闭环状图形围成的区域外；刻蚀所述介质层以形成通孔，所述通孔位于所述磁芯相对的两侧，且所述通孔露出所述第一端或者所述第二端；形成多个第二金属层，所述第二金属层填充满所述通孔且还位于所述磁芯远离所述基底的一侧，所述第二金属层的一端与一所述第一金属层的所述第一端电连接，所述第二金属层的另一端与另一所述第一金属层的所述第二端电连接，多个所述第一金属层与多个所述第二金属层构成呈螺线管状的金属层，且所述金属层与所述磁芯之间具有间隔。

另外，形成多个所述第一金属层的工艺步骤包括：刻蚀所述基底形成多个第一凹槽；将所述基底浸入第一溶液中进行电镀，以在所述第一凹槽中和所述第一面形成第一基础金属层；对所述第一基础金属层进行平坦化处理至露出所述第一面，以形成所述第一金属层。

另外，所述介质层包括位于所述第一面的第一介质层；形成所述磁芯的工艺步骤包括：刻蚀所述第一介质层以形成沟槽，所述沟槽在所述第一面上的正投影为封闭环状图形；形成金属材料层，所述金属材料层覆盖所述第一介质层，并完全填充所述沟槽；对所述金属材料层进行平坦化处理至露出所述第一介质层表面。

另外，所述介质层还包括位于所述第一介质层远离所述基底一侧的第二介质层；形成多个所述第二金属层的工艺步骤包括：刻蚀所述第一介质层和所述第二介质层以形成所述通孔；刻蚀所述第二介质层形成多个第二凹槽，且所述第二凹槽的一端与露出一所述第一金属层的所述第一端的所述通孔相连通，所述第二凹槽的另一端与露出另一所述第一金属层的所述第二端的所述通孔相连通；在所述通孔和所述第二凹槽中形成所述第二金属层。

另外，刻蚀所述第二介质层形成多个所述第二凹槽之前，还包括：在所述通孔中形成填充层；形成多个所述第二凹槽的工艺步骤包括：在所述第二介质层上形成具有第一掩膜图案的第一掩膜层；以所述第一掩膜层为掩膜刻蚀所述第二介质层形成多个所述第二凹槽；去除所述第一掩膜层和所述填充层。

另外，在所述通孔和所述第二凹槽中形成所述第二金属层的工艺步骤包括：将所述半导体结构浸入第二溶液中进行电镀，以在所述通孔中、所述第二凹槽中和所述第二介质层表面形成第二基础金属层；对所述第二基础金属层进行平坦化处理至露出所述第二介质层表面，以形成所述第二金属层。

另外，所述介质层至少包括位于所述第一面的第一介质层和位于所述第一介质层远离所述基底一侧的第二介质层，所述磁芯至少位于所述第一介质层内；形成多个所述第二金属层的工艺步骤包括：刻蚀所述第一介质层和所述第二介质层以形成所述通孔；在所述通孔中形成第三金属层；在所述第三金属层表面形成第四金属层，所述第四金属层的一端与连接一所述第一金属层的所述第一端的所述第三金属层相连接，所述第四金属层的另一端与连接另一所述第一金属层的所述第二端的所述第三金属层相连接，所述第三金属层和所述第四金属层共同构成所述第二金属层。

另外，所述介质层至少包括位于所述第一面的第一介质层和位于所述第一介质层远离所述基底一侧的第二介质层，所述磁芯至少位于所述第一介质层内；形成多个所述第二金属层的工艺步骤包括：刻蚀所述第一介质层和所述第二介质层以形成所述通孔；形成第五金属层，所述第五金属层覆盖所述第二介质层，并完全填充所述通孔；刻蚀部分所述第五金属层，露出至少部分所述第二介质层表面，以形成所述第二金属层。

另外，在所述第二金属层表面形成第三介质层。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

上述技术方案中，基底中具有多个第一金属层，介质层中具有磁芯以及多个位于磁芯远离基底的一侧和位于磁芯相对两侧的第二金属层，且磁芯在第一面的正投影为封闭环状图形，由于第二金属层的一端与一第一金属层的第一端电连接，另一端与另一第一金属层的第二端电连接，则第一金属层与第二金属层共同构成绕设于磁芯周围的呈螺线管状的金属层，金属层和磁芯共同构成半导体结构中立体的螺线管电感器，有利于降低螺线管电感器在基底表面上的正投影面积，因而有利于在实现螺线管电感器小型紧凑的同时，通过将金属层绕设在磁芯上提高螺线管电感器的品质因素，从而提高螺线管电感器的电学性能和工作效率。

另外，本发明实施例还提供一种半导体结构的形成方法，在基底中形成第一金属层；在基底的第一面形成介质层；在介质层中依次形成磁芯和第二金属层，使得第二金属层的一端与一所述第一金属层的所述第一端电连接，所述第二金属层的另一端与另一所述第一金属层的所述第二端电连接，则第一金属层与第二金属层共同构成绕设于磁芯周围的呈螺线管状的金属层，在磁芯的作用下，提高螺线管电感器的磁导率，从而有利于提高螺线管电感器的电感量，从而提高螺线管电感器的电学性能。此外，本发明实施例提供的半导体结构的形成方法与半导体制作工艺的兼容性较高。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。

图1为本发明第一实施例提供的半导体结构的俯视结构示意图；

图2为图1沿FF1方向的剖面结构示意图；

图3为图1沿GG1方向的剖面结构示意图；

图4为本发明第一实施例中第一金属层、第二金属层和磁芯构成的组合结构的俯视结构示意图；

图5、图8、图10、图12和图14为本发明第二实施例提供的半导体结构的制作方法各步骤对应的俯视结构示意图；

图6、图7、图9、图11、图13和图15为本发明第二实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图；

图16和图17为本发明第二实施例提供的又一种第二金属层的制作方法各步骤对应的剖面结构示意图；

图18和图19为本发明第二实施例提供的另一种第二金属层的制作方法各步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术对集成在芯片上的电感器的尺寸以及电学性能提出了更高的要求。

经分析发现，电感器是一种基本的电力电子组件。在片上电源(PwrSoC)的制备工艺中，为将更多的电力电子组件集成在同一芯片上以实现更高的集成度，在保证电感器良好的工作性能的同时，需要将电感器的物理尺寸制作得更紧凑。目前半导体结构中采用的电感器通常为平面电感器，即金属层在衬底或者介质层表面绕制而成的电感器，为提高电感器的电学性能，通常需要采用材料成本较高的高导电性金属层或者增大金属层的厚度，以减小电感器中的电阻，不利于降低半导体结构的制作成本和不利于降低半导体结构中电感器的占位空间。

为解决上述问题，本发明实施提供一种半导体结构，其中基底中具有多个第一金属层，介质层中具有磁芯以及多个第二金属层，介质层位于基底的第一面，且第二金属层位于磁芯远离基底的一侧和位于磁芯相对的两侧，磁芯在第一面的正投影为封闭环状图形，第一金属层与第二金属层共同构成绕设于磁芯周围的呈螺线管状的金属层，金属层和磁芯共同构成半导体结构中立体的螺线管电感器，有利于降低螺线管电感器在基底表面上的正投影面积，因而有利于实现螺线管电感器物理尺寸的小型紧凑，且通过将金属层绕设在磁芯上，有利于提高螺线管电感器的品质因素，从而提高螺线管电感器的电学性能和工作效率。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图1为本发明第一实施例提供的半导体结构的俯视结构示意图；图2为图1 沿FF1方向的剖面结构示意图；图3为图1沿GG1方向的剖面结构示意图；图4 为第一金属层、第二金属层和磁芯构成的组合结构的俯视结构示意图。

参考图1至图4，半导体结构包括：基底100和位于基底100的第一面a的介质层101，基底100中具有多个第一金属层112，介质层101内具有磁芯103，磁芯103在第一面a的正投影为封闭环状图形，且每一第一金属层112在第一面 a的正投影与磁芯103在第一面a的正投影相交，第一金属层112具有相对的第一端b和第二端c，第一端b在第一面a的正投影位于封闭环状图形围成的区域内，第二端c在第一面a的正投影位于封闭环状图形围成的区域外。

多个第二金属层122，第二金属层122位于介质层101中，第二金属层122 位于磁芯103远离基底100的一侧且还位于磁芯103相对的两侧。

结合参考图1和图2，第二金属层122的一端与一第一金属层112的第一端 b电连接，第二金属层122的另一端与另一第一金属层112的第二端c电连接，多个第一金属层112与多个第二金属层122构成呈螺线管状的金属层102，且金属层102与磁芯103之间具有间隔。进一步地，金属层102与磁芯103之间具有介质层101，具体地，第一金属层112与磁芯103之间具有第一介质层111，第二金属层122与磁芯103之间具有第二介质层121。

本实施例中，第一金属层112与第二金属层122共同构成绕设于磁芯103 周围的呈螺线管状的金属层102，金属层102和磁芯103共同构成半导体结构中立体的螺线管电感器，有利于降低螺线管电感器在基底100上的正投影面积，因而有利于实现螺线管电感器物理尺寸的小型紧凑，且通过将金属层102绕设在磁芯103上，有利于提高螺线管电感器的品质因素，从而提高螺线管电感器的电学性能和工作效率。

具体地，磁芯103在第一面a的正投影为封闭圆环图形，在其他实施例中，磁芯在第一面的正投影也可以为封闭椭圆环图形或者封闭方环图形。磁芯103 的材料可以为铁镍合金、铁镍锌合金或者铁镍钼合金等高磁导率材料，有利于进一步提高螺线管电感器的电感量，从而进一步提高螺线管电感器的品质因素。

基底100和介质层101的材料均可以为硅、锗硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅或者碳氧化硅等含硅材料中的至少一种。在一个例子中，基底100材料为硅，介质层101的材料为氧化硅，有利于提高螺线管电感器的形成工艺与常用的半导体制作工艺之间的兼容性。

第一金属层112和第二金属层122的材料可以为铜、银、钨、钛、金、镍或者钯等金属材料中的至少一种。在一个例子中，第一金属层112和第二金属层122的材料均为铜，由于铜的成本低且导电性优良，则有利于在降低第一金属层112和第二金属层122的电阻的同时，避免第一金属层112和第二金属层 122的制备成本过高，因而有利于进一步提高螺线管电感器的电感量和避免螺线管电感器的制备成本过高。在其他实施例中，第一金属层和第二金属层的材料也可以不同。

继续参考图1，第二金属层122包括位于磁芯103相对的两侧的第三金属层 32和位于磁芯103远离基底100的一侧的第四金属层142，第三金属层132穿透部分介质层101且与第一金属层112电连接。

本实施例中，第三金属层132和第四金属层142为一体成型结构，第三金属层132和第四金属层142的材料均为铜，有利于第三金属层132和第四金属层142整体的导电性能，从而有利于提高螺线管电感器的品质因数。在其他实施例中，第三金属层和第四金属层可以为分层结构，第三金属层和第四金属层的材料也可以不同，进一步地，第三金属层和第四金属层中的一者采用导电性较好且成本较低的材料，另一者采用导电性更好但成本更高的材料，有利于在保证第二金属层整体的材料成本较低的同时，进一步提高第二金属层的导电性。

本实施例中，结合参考图2至图4，第一金属层112、第三金属层132和第四金属层142均呈长条状，且在沿垂直于第一金属层112延伸方向的方向上，第一金属层112的宽度为第一宽度，在沿第一金属层112的延伸方向上，第一金属层112的长度为第一长度；在沿垂直于第三金属层132延伸方向的方向上，第三金属层132的宽度为第二宽度；连接同一第一金属层112的两个第三金属层132之间的距离为第二长度。其中，第一宽度与第二宽度相等，第一长度与第二长度相等。在其他实施例中，第一宽度可以大于第二宽度，且第一长度大于第二长度，即在第二金属层中，靠近第一金属层的第三金属层在第一面a的正投影完全落入第一金属层在第一面a的正投影中，则在形成第二金属层时，在一定的工艺误差内，有利于保证第二金属层靠近基底的底面均与第一金属层电连接，从而保证第二金属层与第一金属层之间的接触面积足够大，有利于保证第二金属层与第一金属层之间良好的导电柱。

具体地，在垂直于第一面a的方向上，第一金属层112的厚度范围为 50nm～400nm。在一个例子中，第一金属层112的厚度为100nm，则第一金属层 112的电阻值较小，有利于在保证螺线管电感器具有较高的品质因数的同时，降低螺线管电感器在半导体结构中的占位空间，从而有利于提高半导体结构的空间利用率，有利于在同一芯片上集成更多尺寸紧凑的电力电子组件。

本实施例中，在垂直于第一面a的方向上，第四金属层142的厚度范围与第一金属层112的厚度范围相同；第三金属层132在沿垂直于第三金属层132 延伸方向的方向上的厚度范围与第一金属层112的厚度范围相同。在一个例子中，第三金属层132和第四金属层142的厚度均与第一金属层112的厚度相同，均为100nm，则第三金属层132和第四金属层142的电阻值均较小，同样有利于在保证螺线管电感器具有较高的品质因数的同时，降低螺线管电感器在半导体结构中的占位空间，从而有利于提高半导体结构的空间利用率。

具体地，第一金属层112与磁芯103之间的间距不低于20nm。在一个例子中，第一金属层112与磁芯103之间的间距为25nm，有利于降低第一金属层112 与磁芯103之间的寄生电容，从而有利于提高螺线管电感器的滤波效果，提高螺线管电感器的工作效率。

本实施例中，第三金属层132与磁芯103之间的间距范围和第一金属层112 与磁芯103之间的间距范围相同，第四金属层142与磁芯103之间的间距范围和第一金属层112与磁芯103之间的间距范围也相同。在一个例子中，第三金属层132与磁芯103之间的间距和第四金属层142与磁芯103之间的间距均与第一金属层112与磁芯103之间的间距相同，均为25nm，有利于降低第三金属层132与磁芯103之间的寄生电容和降低第四金属层142与磁芯103之间的寄生电容，从而有利于提高螺线管电感器的滤波效果，提高螺线管电感器的工作效率。

具体地，相邻第一金属层112之间的间距不低于10nm。在一个例子中，相邻第一金属层112之间的间距为15nm，有利于降低相邻第一金属层112之间的寄生电容，从而有利于提高螺线管电感器的滤波效果，提高螺线管电感器的工作效率。

进一步地，继续参考图1，介质层101至少包括位于第一面a的第一介质层 111和位于第一介质层111远离基底100一侧的第二介质层121，且103磁芯位于第一介质层111中，第三金属层132贯穿第一介质层111和第二介质层121，第四金属层142位于第二介质层121中。进一步地，第三金属层132与磁芯103 之间具有第一介质层111，第四金属层142与磁芯103之间具有第二介质层121。

本实施例中，第一介质层111和第二介质层121的材料相同，均为二氧化硅，在其他实施例中，第一介质层和第二介质层也可以为不同的含硅材料。

进一步地，介质层101还包括位于第二介质层121远离基底100一侧的第三介质层131，且第三介质层131还位于第四金属层142表面，使得第三介质层 131对第四金属层142起到保护作用，避免第四金属层142与后续在第二介质层 121上形成的其他电力电子组件之间产生干扰。

本实施例中，半导体结构还可以包括：第一引线152和第二引线162，第一引线152与金属层102的一端电连接，第二引线162与金属层102的另一端电连接，且第一引线152和第二引线162与第二金属层102为一体成型结构，即可通过一次成型共同制备第一引线152、第二引线162以及第二金属层102，避免第一引线152和第二引线162与第二金属层102之间产生接触电阻，因而有利于提高第一引线152和第二引线162与第二金属层102之间的导电性。具体地，参考图1和图2，第一引线152与一第四金属层142电连接，第二引线162 与一第三金属层132电连接。在其他实施例中，第一引线和第二引线与金属层也可以不为一体成型结构，第一引线可以与第三金属层或者第一金属层电连接，第二引线可以与第四金属层或者第一金属层电连接。

综上所述，本发明第一实施例提供的半导体结构中，具有由第一金属层112 与第二金属层122共同构成的绕设于磁芯103周围的呈螺线管状的金属层102，金属层102和磁芯103共同构成半导体结构中立体的螺线管电感器，该螺线管电感器在基底表面上的正投影面积较小，且金属层102绕设于磁芯103周围，有利于提高螺线管电感器的磁导率，从而有利于在提高螺线管电感器的品质因素的同时，实现螺线管电感器物理尺寸的小型紧凑，以降低螺线管电感器在半导体结构中的占位空间。此外，基底100中只具有第一金属层112，则与螺线管电感器正下方对应的基底100中还可以集成其他电力电子组件，有利于进一步提高半导体结构的空间利用率。

相应地，本发明第二实施例还提供一种半导体结构的制作方法，用于制备上述半导体结构。图5、图8、图10、图12和图14为本发明第二实施例提供的半导体结构的制作方法各步骤对应的俯视结构示意图；图6、图7、图9、图11、图13和图15为本发明第二实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图；图16和图17为本发明第二实施例提供的又一种第二金属层的制作方法各步骤对应的剖面结构示意图；图18和图19为本发明第二实施例提供的另一种第二金属层的制作方法各步骤对应的剖面结构示意图。

参考图1和图2，提供基底100，基底100内具有多个第一金属层112；在基底100的第一面a形成介质层101，介质层101内具有磁芯103，磁芯103在第一面a的正投影为封闭环状图形，且每一第一金属层112在第一面a的正投影与磁芯103在第一面a的正投影相交，第一金属层112具有相对的第一端b和第二端c，第一端b在第一面a的正投影位于封闭环状图形围成的区域内，第二端 c在第一面a的正投影位于封闭环状图形围成的区域外。

具体地，形成多个第一金属层的工艺步骤包括：

参考图5，刻蚀基底100形成多个第一凹槽。本实施例中，形成第一凹槽的方法包括图案-干法刻蚀。

将基底100浸入第一溶液中进行电镀，以在第一凹槽中和第一面a形成第一基础金属层104。具体地，在形成第一基础金属层104之前，在第一凹槽的表面和第一面a上沉积有一层第一电镀种子层，促使后续对基底100进行电镀工艺时，在第一凹槽11中和第一面a形成第一基础金属层104。此外，第一电镀种子层有利于改善后续形成的第一金属层与基底100之间的接触特性，避免后续工艺步骤中，第一金属层发生脱落或者移位，影响后续工艺步骤的进行。

本实施例中，沉积第一电镀种子层的方法包括物理气相沉积(包括PVD， PhysicalVapour Deposition、溅射等)、化学气相沉积或者化学镀等。第一溶液可以为硫酸铜溶液、硫酸银溶液或者硫酸锌溶液等。参考图6和图7，图7为图6 沿AA1方向的阶梯剖面结构示意图。对第一基础金属层104和第一电镀种子层进行平坦化处理至露出第一面a，以形成第一金属层112。平坦化处理的方法包括化学机械研磨。

在其他实施例中，形成第一金属层的方法还可以为：通过沉积工艺在第一凹槽中和第一面上形成初始第一金属层，然后对部分初始第一金属层进行刻蚀处理或者平坦化处理，以形成第一金属层。

本实施例中，在第一凹槽中和第一面a上均形成第一基础金属层，有利于保证第一凹槽中填充满第一基础金属层，因而保证后续经过研磨处理后得到的第一金属层112填充满第一凹槽，有利于降低后续形成的螺线管电感器中金属层整体的电阻，从而有利于提高螺线管电感器的电感量。在其他实施例中，也可以通过沉积工艺在第一凹槽中形成第一金属层。

继续参考图8和图9，图9为图8沿BB1方向的阶梯剖面结构示意图。介质层101(参考图2)包括位于第一面a的第一介质层111；形成磁芯103的工艺步骤包括：

刻蚀第一介质层111以形成沟槽，且沟槽和第一金属层112之间具有第一介质层111。沟槽在第一面a上的正投影为封闭环状图形；形成金属材料层，金属材料层覆盖第一介质层111，并完全填充沟槽。具体地，可通过沉积工艺在沟槽中和第一介质层111表面形成一层金属材料层。

然后，对金属材料层进行平坦化处理至露出第一介质层111表面，以形成磁芯103。

本实施例中，形成沟槽的方法包括图案-干法刻蚀。此外，沉积金属材料层的方法包括物理气相沉积(包括PVD、溅射等)、化学气相沉积或者喷涂等，金属材料层可以为铁镍合金、铁镍锌合金或者铁镍钼合金等高磁导率材料。

参考图10和图11，图11为图10沿CC1方向的阶梯剖面结构示意图。刻蚀第一介质层111和第二介质层121以形成通孔12，通孔12位于磁芯103相对的两侧，且通孔12露出第一端b或者第二端c。

在一个例子中，参考图14和图15，图15为图14沿EE1方向的阶梯剖面结构示意图。形成多个第二金属层122，第二金属层122填充满通孔12(参考图11)且还位于磁芯103远离基底100的一侧，第二金属层122的一端与一第一金属层112的第一端b电连接，第二金属层122的另一端与另一第一金属层 112的第二端c电连接，多个第一金属层112与多个第二金属层122构成呈螺线管状的金属层102，且金属层102与磁芯103之间具有间隔。

具体地，本实施例中，介质层101(参考图2)还包括位于第一介质层111 远离基底100一侧的第二介质层121；形成多个第二金属层122的工艺步骤包括：

继续参考图10和图11，刻蚀第一介质层111和第二介质层121以形成通孔 12。本实施例中，在通孔12中形成填充层，则后续再次刻蚀第二介质层121的工艺步骤中，在第二介质层121上涂敷光刻胶时，由于第二介质层121和填充层共同构成一个较平坦的表面，有利于光刻胶涂敷均匀，避免后续光刻时的散焦现象。此外，填充层的材料为有机化合物。

参考图12和图13，图13为图12沿DD1方向的阶梯剖面结构示意图。刻蚀第二介质层121形成多个第二凹槽13，且第二凹槽13的一端与露出一第一金属层112的第一端b的通孔12相连通，第二凹槽13的另一端与露出另一第一金属层112的第二端c的通孔12相连通。

具体地，形成多个所述第二凹槽的工艺步骤包括：

在通孔12中形成有填充层的基础上，在第二介质层121上形成具有第一掩膜图案的第一掩膜层。本实施例中，第一掩膜层为经过光照和显影液处理后的光刻胶。

然后，以第一掩膜层为掩膜刻蚀第二介质层121形成多个第二凹槽13；去除第一掩膜层和填充层。本实施例中，可采用刻蚀工艺或者灰化工艺去除第一掩膜层和填充层。在一个例子中，当第一掩膜层和填充层的材料均为光刻胶时，可采用灰化工艺同时去除第一掩膜层和填充层。具体地，往腔室中通入氧气，并调整腔室参数，使得第一掩膜层和填充层与氧气发生反应，生成气体，从而将第一掩膜层和填充层去除。

本实施例中，以第一掩膜层为掩膜刻蚀第二介质层121形成多个第二凹槽 13的工艺步骤中，还形成有第三凹槽14和第四凹槽15，第三凹槽14与一个第二凹槽13相连通，第四凹槽15与一个通孔12相连通。在一个例子中，第四凹槽15和与第三凹槽14相邻的一个通孔12相连通。后续在通孔12和第二凹槽 13中形成第二金属层的工艺步骤中，还在第三凹槽中形成第一引线，在第四凹槽中形成第二引线。由于第一引线、第二引线和第二金属层同时形成，则第一引线、第二引线和第二金属层为一体成型结构，可以避免第一引线和第二引线与第二金属层之间产生接触电阻，因而有利于提高第一引线和第二引线与第二金属层之间的导电性。在其他实施例中，在刻蚀基底形成第一凹槽的时候，也可形成第三凹槽和第四凹槽中的至少一者；或者在第一金属层和第二金属层均形成之后，再形成第三凹槽和第四凹槽。

继续参考图14和图15，在通孔12(参考图12)和第二凹槽13(参考图12) 中形成第二金属层122。

具体地，将半导体结构浸入第二溶液中进行电镀，以在通孔12中、第二凹槽13中和第二介质层121表面形成第二基础金属层。具体地，在形成第二基础金属层之前，在通孔12表面、第二凹槽13表面和第二介质层121表面均沉积有一层第二电镀种子层，促使后续对半导体结构进行电镀工艺时，在通孔12表面、第二凹槽13表面和第二介质层121表面均形成第二基础金属层。此外，第二电镀种子层有利于改善后续形成的第二金属层与第一金属层112之间的接触特性，避免后续工艺步骤中，第二金属层发生脱落或者移位，影响后续工艺步骤的进行。本实施例中，沉积第二电镀种子层的方法与沉积第一电镀种子层的方法相同，且第二溶液也可以为硫酸铜溶液或者硫酸银溶液。

然后，对第二基础金属层进行平坦化处理至露出第二介质层121表面，以形成第二金属层122。

在又一个例子中，参考图16，介质层至少包括位于第一面a的第一介质层 111和位于第一介质层111远离基底100一侧的第二介质层121，且磁芯103至少位于第一介质层111内。

形成多个第二金属层122的工艺步骤包括：刻蚀第一介质层111和第二介质层121以形成通孔12。

参考图17，在通孔12中形成第三金属层132；在第三金属层132的顶部和第二介质层121的部分表面形成第四金属层142，第四金属层142的一端与连接一第一金属层112的第一端b的第三金属层132相连接，第四金属层142的另一端与连接另一第一金属层112的第二端c的第三金属层132相连接，第三金属层132和第四金属层142共同构成第二金属层122。

具体地，在第三金属层132的顶部和第二介质层121的部分表面形成第四金属层142的工艺步骤包括：在第三金属层132表面先沉积一层基础第四金属层，然后采用图案-干法刻蚀对基础第四金属层进行刻蚀，以形成第四金属层 142。本实施例中，第三金属层132与第四金属层142的材料相同，进一步地，第三金属层132与第四金属层142可以均为铜。在其他实施例中，第三金属层与第四金属层的材料也可以不同。

本实施例中，第三金属层132和第四金属层142均呈长条状，且在沿垂直于第四金属层142延伸方向的方向上，第四金属层142的宽度为第四宽度，在沿第四金属层142的延伸方向上，第四金属层142的长度为第四长度；在沿垂直于第三金属层132延伸方向的方向上，第三金属层132的宽度为第三宽度；连接同一第四金属层142的两个第三金属层132之间的距离为第三长度。其中，第四宽度与第三宽度相等，第四长度与第三长度相等。在其他实施例中，第四宽度可以大于第三宽度，且第四长度大于第三长度，即第三金属层在第一面a 的正投影完全落入第四金属层在第一面a的正投影中，则在形成第四金属层时，在一定的工艺误差内，有利于保证第三金属层顶部均与第四金属层电连接，从而保证第三金属层与第四金属层之间的接触面积足够大，有利于保证第三金属层与第四金属层之间良好的导电柱。

在另一个例子中，参考图18和19，介质层至少包括位于第一面a的第一介质层111和位于第一介质层111远离基底100一侧的第二介质层121，且磁芯103 至少位于第一介质层111内。

形成多个第二金属层122的工艺步骤包括：

参考图18，刻蚀第一介质层111和第二介质层121以形成通孔；形成第五金属层172，第五金属层172覆盖第二介质层121，并完全填充通孔。具体地，形成第五金属层172的方法包括电镀工艺或者沉积工艺。

刻蚀部分第五金属层172，露出至少部分第二介质层121表面，以形成第二金属层122。因而，本实施例中，第二金属层122为一体成型结构，有利于提高第二金属层122自身的导电性。

本实施例中，继续参考图2，在第二金属层122表面形成第三介质层131。本实施例中，第一介质层111、第二介质层121和第三介质层131的材料可以相同，进一步地，第一介质层111、第二介质层121和第三介质层131均可以为氧化硅，则可采用同一腔室形成第一介质层111、第二介质层121和第三介质层 131，有利于降低半导体结构的制备成本。

本发明第二实施例通过常用的半导体制作工艺，在基底100和介质层101 中形成第一金属层112和第二金属层122，在基底100中形成磁芯103，第一金属层112与第二金属层122共同构成绕设于磁芯103周围的呈螺线管状的金属层102，在磁芯103的作用下，提高螺线管电感器的磁导率，从而有利于提高螺线管电感器的电感量，从而提高螺线管电感器的电学性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：

基底和位于所述基底的第一面的介质层，所述基底中具有多个第一金属层，所述介质层内具有磁芯，所述磁芯在所述第一面的正投影为封闭环状图形，且每一所述第一金属层在所述第一面的正投影与所述磁芯在所述第一面的正投影相交，所述第一金属层具有相对的第一端和第二端，所述第一端在所述第一面的正投影位于所述封闭环状图形围成的区域内，所述第二端在所述第一面的正投影位于所述封闭环状图形围成的区域外；

多个第二金属层，所述第二金属层位于所述介质层中，所述第二金属层位于所述磁芯远离所述基底的一侧且还位于所述磁芯相对的两侧，所述第二金属层的一端与一所述第一金属层的所述第一端电连接，所述第二金属层的另一端与另一所述第一金属层的所述第二端电连接，多个所述第一金属层与多个所述第二金属层构成呈螺线管状的金属层，且所述金属层与所述磁芯之间具有间隔。

2.根据权利要求1所述的半导体结构，其特征在于，所述第二金属层包括位于所述磁芯相对的两侧的第三金属层和位于所述磁芯远离所述基底的一侧的第四金属层，所述第三金属层穿透部分所述介质层且与所述第一金属层电连接。

3.根据权利要求2所述的半导体结构，其特征在于，在垂直于所述第一面的方向上，所述第四金属层的厚度范围与所述第一金属层的厚度范围相同；所述第三金属层在沿垂直于所述第三金属层延伸方向的方向上的厚度范围与所述第一金属层的厚度范围相同。

4.根据权利要求2所述的半导体结构，其特征在于，所述第三金属层与所述磁芯之间的间距范围和所述第一金属层与所述磁芯之间的间距范围相同，所述第四金属层与所述磁芯之间的间距范围和所述第一金属层与所述磁芯之间的间距范围也相同。

5.根据权利要求2所述的半导体结构，其特征在于，所述介质层至少包括位于所述第一面的第一介质层和位于所述第一介质层远离所述基底一侧的第二介质层，且所述磁芯位于所述第一介质层中，所述第三金属层贯穿所述第一介质层和所述第二介质层，所述第四金属层位于所述第二介质层中。

6.根据权利要求5所述的半导体结构，其特征在于，所述介质层还包括位于所述第二介质层远离所述基底一侧的第三介质层，所述第三介质层位于所述第四金属层表面。

7.一种半导体结构的制作方法，其特征在于，包括：

提供基底，所述基底内具有多个第一金属层；

在所述基底的第一面形成介质层，所述介质层内具有磁芯，所述磁芯在所述第一面的正投影为封闭环状图形，且每一所述第一金属层在所述第一面的正投影与所述磁芯在所述第一面的正投影相交，所述第一金属层具有相对的第一端和第二端，所述第一端在所述第一面的正投影位于所述封闭环状图形围成的区域内，所述第二端在所述第一面的正投影位于所述封闭环状图形围成的区域外；

刻蚀所述介质层以形成通孔，所述通孔位于所述磁芯相对的两侧，且所述通孔露出所述第一端或者所述第二端；

形成多个第二金属层，所述第二金属层填充满所述通孔且还位于所述磁芯远离所述基底的一侧，所述第二金属层的一端与一所述第一金属层的所述第一端电连接，所述第二金属层的另一端与另一所述第一金属层的所述第二端电连接，多个所述第一金属层与多个所述第二金属层构成呈螺线管状的金属层，且所述金属层与所述磁芯之间具有间隔。

8.根据权利要求7所述的半导体结构的制作方法，其特征在于，形成多个所述第一金属层的工艺步骤包括：

刻蚀所述基底形成多个第一凹槽；

将所述基底浸入第一溶液中进行电镀，以在所述第一凹槽中和所述第一面形成第一基础金属层；

对所述第一基础金属层进行平坦化处理至露出所述第一面，以形成所述第一金属层。

9.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述介质层包括位于所述第一面的第一介质层；形成所述磁芯的工艺步骤包括：

刻蚀所述第一介质层以形成沟槽，所述沟槽在所述第一面上的正投影为封闭环状图形；

形成金属材料层，所述金属材料层覆盖所述第一介质层，并完全填充所述沟槽；

对所述金属材料层进行平坦化处理至露出所述第一介质层表面。

10.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述介质层还包括位于所述第一介质层远离所述基底一侧的第二介质层；形成多个所述第二金属层的工艺步骤包括：

刻蚀所述第一介质层和所述第二介质层以形成所述通孔；

刻蚀所述第二介质层形成多个第二凹槽，且所述第二凹槽的一端与露出一所述第一金属层的所述第一端的所述通孔相连通，所述第二凹槽的另一端与露出另一所述第一金属层的所述第二端的所述通孔相连通；

在所述通孔和所述第二凹槽中形成所述第二金属层。

11.根据权利要求10所述的半导体结构的制作方法，其特征在于，刻蚀所述第二介质层形成多个所述第二凹槽之前，还包括：在所述通孔中形成填充层；形成多个所述第二凹槽的工艺步骤包括：

在所述第二介质层上形成具有第一掩膜图案的第一掩膜层；

以所述第一掩膜层为掩膜刻蚀所述第二介质层形成多个所述第二凹槽；

去除所述第一掩膜层和所述填充层。

12.根据权利要求11所述的半导体结构的制作方法，其特征在于，在所述通孔和所述第二凹槽中形成所述第二金属层的工艺步骤包括：

将所述半导体结构浸入第二溶液中进行电镀，以在所述通孔中、所述第二凹槽中和所述第二介质层表面形成第二基础金属层；

对所述第二基础金属层进行平坦化处理至露出所述第二介质层表面，以形成所述第二金属层。

13.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述介质层至少包括位于所述第一面的第一介质层和位于所述第一介质层远离所述基底一侧的第二介质层，所述磁芯至少位于所述第一介质层内；形成多个所述第二金属层的工艺步骤包括：

刻蚀所述第一介质层和所述第二介质层以形成所述通孔；

在所述通孔中形成第三金属层；

在所述第三金属层表面形成第四金属层，所述第四金属层的一端与连接一所述第一金属层的所述第一端的所述第三金属层相连接，所述第四金属层的另一端与连接另一所述第一金属层的所述第二端的所述第三金属层相连接，所述第三金属层和所述第四金属层共同构成所述第二金属层。

14.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述介质层至少包括位于所述第一面的第一介质层和位于所述第一介质层远离所述基底一侧的第二介质层，所述磁芯至少位于所述第一介质层内；形成多个所述第二金属层的工艺步骤包括：

刻蚀所述第一介质层和所述第二介质层以形成所述通孔；

形成第五金属层，所述第五金属层覆盖所述第二介质层，并完全填充所述通孔；

刻蚀部分所述第五金属层，露出至少部分所述第二介质层表面，以形成所述第二金属层。

15.根据权利要求10、13或14所述的半导体结构的制作方法，其特征在于，在所述第二金属层表面形成第三介质层。

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