CN107293474A - 集成电路金属连线及其制备方法 - Google Patents

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Abstract

本发明提供了一种集成电路金属连线及其制备方法，其中，制备方法包括：对硅衬底上形成的金属层进行图形化处理，以形成金属连线；在形成所述金属连线后，采用四氟化碳气体对所述金属连线进行辅助干法刻蚀，以去除所述金属连线的表面氧化层和表面聚合物。通过本发明技术方案，改善了集成电路金属连线的制备过程的后腐蚀效应，提升了制备集成电路金属连线的工艺可靠性。

Description

集成电路金属连线及其制备方法
技术领域
本发明涉及半导体芯片技术领域，具体而言，涉及一种集成电路金属连线的制备方法和一种集成电路金属连线。
背景技术
在晶体管的制备过程中，通常采用铝硅铜作为金属电极材料，而在干法刻蚀金属电极的过程中，通常会产生含氯的聚合物，并因此导致对金属电极的后腐蚀，从而导致金属连接断线(如图1所示，金属层经过干法刻蚀后产生了诸多金属连线的断点)，这严重影响器件可靠性和成品率。
因此，如何设计一种低成本且可靠性高的集成电路金属连线的制备方案，以改善金属连线的后腐蚀效应成为亟待解决的技术问题。
发明内容
本发明正是基于上述技术问题至少之一，提出了一种新的集成电路金属连线的制备方案，通过在金属连接的刻蚀过程中加入四氟化碳以去除刻蚀过程产生的表面氧化层和表面聚合物，改善了金属连线的后腐蚀效应，提升了器件成品率和可靠性。
有鉴于此，根据本发明的第一方面的实施例，提出了一种集成电路金属连线的制备方法，包括：对硅衬底上形成的金属层进行图形化处理，以形成金属连线；在形成所述金属连线后，采用四氟化碳气体对所述金属连线进行辅助干法刻蚀，以去除所述金属连线的表面氧化层和表面聚合物。
在该技术方案中，通过在金属连接的刻蚀过程中加入四氟化碳以去除刻蚀过程产生的表面氧化层和表面聚合物，改善了金属连线的后腐蚀效应，提升了器件成品率和可靠性。
其中，四氟化碳用于实现氟元素和氯元素的置换，以降低刻蚀副产物中的氯元素含量，进而改善氯元素导致的后腐蚀效应。
具体地，刻蚀过程如表1所示：
表1
在上述技术方案中，优选地，还包括：在去除所述表面聚合物后，对所述硅衬底依次进行湿法清洗和干法去胶处理；在完成所述干法去胶处理后，采用预设工况条件下的氧离子对所述金属连线进行表面轰击，以去除所述干法去胶处理的副产物。
在该技术方案中，采用预设工况条件下的氧离子对金属连线进行表面轰击，可以进一步地去除刻蚀副产物中的氯元素，进一步地改善氯元素导致的后腐蚀效应。
在上述任一项技术方案中，优选地，所述预设工况条件包括：预设工况温度为250℃，氧气流量为4.5slpm，氮气流量为0.5slpm，真空压强为2.5mT。
在该技术方案中，在预设工况条件，采用氧离子对金属连线进行表面轰击，分三个步骤进行，第一步骤为“Wait”，也即在射频关闭的情况下充氧气和氮气，第二步骤为“Steady”，在射频开启的条件下进行氧离子轰击，第三步骤为“Delay”，在氮气环境中抽空氧气，如表2所示具体还包括：
表2
在上述任一项技术方案中，优选地，对硅衬底上形成的金属层进行图形化处理，以形成金属连线，具体包括以下步骤：对硅衬底进行金属溅射处理，以形成铝层或铝合金层，并以所述铝层或所述铝合金层作为所述金属层；根据金属连接版图对所述金属层进行光刻处理；在完成所述光刻处理后，在射频氛围中采用三氟氢碳气体、三氯化硼气体和氯气的混合气体对所述金属层进行第一步干法刻蚀，所述第一步干法刻蚀的压力为25mT，所述第一步干法刻蚀的DC偏压为250V，所述射频氛围的射频电压为1500W。
在上述任一项技术方案中，优选地，所述第一步干法刻蚀的三氟氢碳气体的流速为14sccm，所述第一步干法刻蚀的三氯化硼气体的流速为145sccm，所述第一步干法刻蚀的氯气的流速为21sccm。
在上述任一项技术方案中，优选地，在完成所述第一步干法刻蚀后，在非射频氛围中采用三氟氢碳气体、三氯化硼气体和氯气的混合气体对所述金属层进行第二步干法刻蚀，所述第二步干法刻蚀的压力为25mT，所述第二步干法刻蚀的DC偏压为250V。
在上述任一项技术方案中，优选地，所述第二步干法刻蚀的三氟氢碳气体的流速为14sccm，所述第二步干法刻蚀的三氯化硼气体的流速为145sccm，所述第二步干法刻蚀的氯气的流速为21sccm。
在上述任一项技术方案中，优选地，在形成所述金属连线后，采用四氟化碳气体对所述金属连线进行辅助干法刻蚀，以去除所述金属连线的表面氧化层和表面聚合物，具体包括以下步骤：在形成所述金属连线后，采用流速为50sccm的四氟化碳气体对所述金属连线进行辅助干法刻蚀，所述辅助干法刻蚀的压力为80mT。
在上述任一项技术方案中，优选地，在形成所述金属连线后，采用四氟化碳气体对所述金属连线进行辅助干法刻蚀，以去除所述金属连线的表面氧化层和表面聚合物，具体还包括以下步骤：在所述辅助干法刻蚀时，采用流速为50sccm的三氟氢碳对所述金属连线进行辅助干法刻蚀，所述辅助干法刻蚀的压力为80mT。
根据本发明的第二方面的实施例，提出了一种集成电路金属连线，采用如上述任一项技术方案所述的集成电路金属连线的制备方法制备而成。
通过以上技术方案，通过在金属连接的刻蚀过程中加入四氟化碳以去除刻蚀过程产生的表面氧化层和表面聚合物，改善了金属连线的后腐蚀效应，提升了器件成品率和可靠性。
附图说明
图1示出了相关技术中集成电路金属连线的后腐蚀效应的示意图；
图2示出了根据本发明的实施例的集成电路金属连线的制备方法的示意流程图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用第三方不同于在此描述的第三方方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
图2示出了根据本发明的实施例的集成电路金属连线的制备方法的示意流程图。
如图2所示，根据本发明的实施例的集成电路金属连线的制备方法，包括：步骤202，对硅衬底上形成的金属层进行图形化处理，以形成金属连线；步骤204，在形成所述金属连线后，采用四氟化碳气体对所述金属连线进行辅助干法刻蚀，以去除所述金属连线的表面氧化层和表面聚合物。
在该技术方案中，通过在金属连接的刻蚀过程中加入四氟化碳以去除刻蚀过程产生的表面氧化层和表面聚合物，改善了金属连线的后腐蚀效应，提升了器件成品率和可靠性。
其中，四氟化碳用于实现氟元素和氯元素的置换，以降低刻蚀副产物中的氯元素含量，进而改善氯元素导致的后腐蚀效应。
具体地，刻蚀过程如表3所示：
表3
在上述技术方案中，优选地，还包括：在去除所述表面聚合物后，对所述硅衬底依次进行湿法清洗和干法去胶处理；在完成所述干法去胶处理后，采用预设工况条件下的氧离子对所述金属连线进行表面轰击，以去除所述干法去胶处理的副产物。
在该技术方案中，采用预设工况条件下的氧离子对金属连线进行表面轰击，可以进一步地去除刻蚀副产物中的氯元素，进一步地改善氯元素导致的后腐蚀效应。
在上述任一项技术方案中，优选地，所述预设工况条件包括：预设工况温度为250℃，氧气流量为4.5slpm，氮气流量为0.5slpm，真空压强为2.5mT。
在该技术方案中，在预设工况条件，采用氧离子对金属连线进行表面轰击，分三个步骤进行，第一步骤为“Wait”，也即在射频关闭的情况下充氧气和氮气，第二步骤为“Steady”，在射频开启的条件下进行氧离子轰击，第三步骤为“Delay”，在氮气环境中抽空氧气，如表4所示具体还包括：
表4
在上述任一项技术方案中，优选地，对硅衬底上形成的金属层进行图形化处理，以形成金属连线，具体包括以下步骤：对硅衬底进行金属溅射处理，以形成铝层或铝合金层，并以所述铝层或所述铝合金层作为所述金属层；根据金属连接版图对所述金属层进行光刻处理；在完成所述光刻处理后，在射频氛围中采用三氟氢碳气体、三氯化硼气体和氯气的混合气体对所述金属层进行第一步干法刻蚀，所述第一步干法刻蚀的压力为25mT，所述第一步干法刻蚀的DC偏压为250V，所述射频氛围的射频电压为1500W。
在上述任一项技术方案中，优选地，所述第一步干法刻蚀的三氟氢碳气体的流速为14sccm，所述第一步干法刻蚀的三氯化硼气体的流速为145sccm，所述第一步干法刻蚀的氯气的流速为21sccm。
在上述任一项技术方案中，优选地，在完成所述第一步干法刻蚀后，在非射频氛围中采用三氟氢碳气体、三氯化硼气体和氯气的混合气体对所述金属层进行第二步干法刻蚀，所述第二步干法刻蚀的压力为25mT，所述第二步干法刻蚀的DC偏压为250V。
在上述任一项技术方案中，优选地，所述第二步干法刻蚀的三氟氢碳气体的流速为14sccm，所述第二步干法刻蚀的三氯化硼气体的流速为145sccm，所述第二步干法刻蚀的氯气的流速为21sccm。
在上述任一项技术方案中，优选地，在形成所述金属连线后，采用四氟化碳气体对所述金属连线进行辅助干法刻蚀，以去除所述金属连线的表面氧化层和表面聚合物，具体包括以下步骤：在形成所述金属连线后，采用流速为50sccm的四氟化碳气体对所述金属连线进行辅助干法刻蚀，所述辅助干法刻蚀的压力为80mT。
在上述任一项技术方案中，优选地，在形成所述金属连线后，采用四氟化碳气体对所述金属连线进行辅助干法刻蚀，以去除所述金属连线的表面氧化层和表面聚合物，具体还包括以下步骤：在所述辅助干法刻蚀时，采用流速为50sccm的三氟氢碳对所述金属连线进行辅助干法刻蚀，所述辅助干法刻蚀的压力为80mT。
以上结合附图详细说明了本发明的技术方案，考虑到相关技术中提出的如何设计一种低成本且可靠性高的集成电路金属连线的制备方案，以改善金属连线的后腐蚀效应的技术问题，本发明提出了一种新的集成电路金属连线的制备方案，通过在金属连接的刻蚀过程中加入四氟化碳以去除刻蚀过程产生的表面氧化层和表面聚合物，改善了金属连线的后腐蚀效应，提升了器件成品率和可靠性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种集成电路金属连线的制备方法，其特征在于，包括：
对硅衬底上形成的金属层进行图形化处理，以形成金属连线；
在形成所述金属连线后，采用四氟化碳气体对所述金属连线进行辅助干法刻蚀，以去除所述金属连线的表面氧化层和表面聚合物。
2.根据权利要求1所述的集成电路金属连线的制备方法，其特征在于，还包括：
在去除所述表面聚合物后，对所述硅衬底依次进行湿法清洗和干法去胶处理；
在完成所述干法去胶处理后，采用预设工况条件下的氧离子对所述金属连线进行表面轰击，以去除所述干法去胶处理的副产物。
3.根据权利要求2所述的集成电路金属连线的制备方法，其特征在于，所述预设工况条件包括：预设工况温度为250℃，氧气流量为4.5slpm，氮气流量为0.5slpm，真空压强为2.5mT。
4.根据权利要求3所述的集成电路金属连线的制备方法，其特征在于，对硅衬底上形成的金属层进行图形化处理，以形成金属连线，具体包括以下步骤：
对硅衬底进行金属溅射处理，以形成铝层或铝合金层，并以所述铝层或所述铝合金层作为所述金属层；
根据金属连接版图对所述金属层进行光刻处理；
在完成所述光刻处理后，在射频氛围中采用三氟氢碳气体、三氯化硼气体和氯气的混合气体对所述金属层进行第一步干法刻蚀，所述第一步干法刻蚀的压力为25mT，所述第一步干法刻蚀的DC偏压为250V，所述射频氛围的射频电压为1500W。
5.根据权利要求4所述的集成电路金属连线的制备方法，其特征在于，所述第一步干法刻蚀的三氟氢碳气体的流速为14sccm，所述第一步干法刻蚀的三氯化硼气体的流速为145sccm，所述第一步干法刻蚀的氯气的流速为21sccm。
6.根据权利要求5所述的集成电路金属连线的制备方法，其特征在于，在完成所述第一步干法刻蚀后，在非射频氛围中采用三氟氢碳气体、三氯化硼气体和氯气的混合气体对所述金属层进行第二步干法刻蚀，所述第二步干法刻蚀的压力为25mT，所述第二步干法刻蚀的DC偏压为250V。
7.根据权利要求6所述的集成电路金属连线的制备方法，其特征在于，所述第二步干法刻蚀的三氟氢碳气体的流速为14sccm，所述第二步干法刻蚀的三氯化硼气体的流速为145sccm，所述第二步干法刻蚀的氯气的流速为21sccm。
8.根据权利要求1至7中任一项所述的集成电路金属连线的制备方法，其特征在于，在形成所述金属连线后，采用四氟化碳气体对所述金属连线进行辅助干法刻蚀，以去除所述金属连线的表面氧化层和表面聚合物，具体包括以下步骤：
在形成所述金属连线后，采用流速为50sccm的四氟化碳气体对所述金属连线进行辅助干法刻蚀，所述辅助干法刻蚀的压力为80mT。
9.根据权利要求8所述的集成电路金属连线的制备方法，其特征在于，在形成所述金属连线后，采用四氟化碳气体对所述金属连线进行辅助干法刻蚀，以去除所述金属连线的表面氧化层和表面聚合物，具体还包括以下步骤：
在所述辅助干法刻蚀时，采用流速为50sccm的三氟氢碳对所述金属连线进行辅助干法刻蚀，所述辅助干法刻蚀的压力为80mT。
10.一种集成电路金属连线，其特征在于，采用如权利要求1至9中任一项所述的集成电路金属连线的制备方法制备而成。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111681968A (zh) * 2020-06-19 2020-09-18 西安微电子技术研究所 一种验证金属后腐蚀缺陷的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176415A (zh) * 2011-03-15 2011-09-07 上海集成电路研发中心有限公司 衬底表面处理方法
CN102543686A (zh) * 2012-02-10 2012-07-04 上海先进半导体制造股份有限公司 半导体衬底聚酰亚胺工艺
CN104810279A (zh) * 2014-01-23 2015-07-29 北大方正集团有限公司 一种铝刻蚀方法及装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176415A (zh) * 2011-03-15 2011-09-07 上海集成电路研发中心有限公司 衬底表面处理方法
CN102543686A (zh) * 2012-02-10 2012-07-04 上海先进半导体制造股份有限公司 半导体衬底聚酰亚胺工艺
CN104810279A (zh) * 2014-01-23 2015-07-29 北大方正集团有限公司 一种铝刻蚀方法及装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111681968A (zh) * 2020-06-19 2020-09-18 西安微电子技术研究所 一种验证金属后腐蚀缺陷的方法

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