CN107293263A - 闸极驱动电路 - Google Patents

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Abstract

本发明公开一种闸极驱动电路，包含输入端、N个延迟单元、控制信号汇流排、N个缓冲单元及N个输出垫。输入端接收包含总延迟时间的时序控制信号。N个延迟单元依序串接至输入端。该N个延迟单元各自的延迟时间均为可调整的且其总和为总延迟时间。控制信号汇流排根据时序控制信号分别决定N个延迟单元各自的延迟时间。N个缓冲单元中的第一缓冲单元耦接至输入端与第一延迟单元之间且第二缓冲单元～第N缓冲单元分别耦接于相对应的两延迟单元之间。N个输出垫分别相对应地耦接至N个缓冲单元，用以分别输出N个闸极驱动信号。

Description

闸极驱动电路
技术领域
本发明与显示装置有关，尤其是关于一种应用于显示装置的闸极驱动电路。
背景技术
于现有的液晶显示装置中，当液晶显示面板处于关闭(Power-off)状态时，液晶显示面板上的电荷会被放电(discharged)，以避免出现不正常的显示画面，而时序控制器(Timing Controller,T-CON)则会发出一时序控制信号(XON)至闸极驱动器，以控制所有的闸极输出。当闸极驱动器接收到时序控制信号时，闸极驱动器将会依序开启所有的闸极输出，并由闸极输出开启液晶显示面板上的所有薄膜晶体管(Thin-Film Transistor,TFT)，由此将每一像素所储存的所有电荷加以放电。此一功能可称为XON功能。
传统上，由于XON功能所采用的延迟时间通常是固定的，因此，此一固定的延迟时间不一定能够同时适用于具有不同尺寸大小的液晶显示面板。假设XON功能所采用的延迟时间太短，将会产生很大的涌浪电流(Inrushcurrent)导致设置于阵列基板上的导线(Wire on Array,WOA)毁损；假设XON功能所采用的延迟时间太长，则电源已降至接地电压，导致XON功能无法顺利实现。
发明内容
有鉴于此，本发明提出一种应用于显示装置的闸极驱动电路，以有效解决现有技术所遭遇到的上述种种问题。
根据本发明的一具体实施例为一种闸极驱动电路。于此实施例中，闸极驱动电路应用于液晶显示器。闸极驱动电路包含输入端、N个延迟单元、控制信号汇流排、N个缓冲单元及N个输出垫。输入端用以接收时序控制信号，其中时序控制信号包含总延迟时间。N个延迟单元包含第一延迟单元、第二延迟单元、…、第(N-1)延迟单元及第N延迟单元。第一延迟单元耦接于输入端与第二延迟单元之间，第二延迟单元、…、第(N-1)延迟单元及第N延迟单元依序串接至第一延迟单元。N个延迟单元各自的延迟时间均为可调整的且N个延迟单元各自的延迟时间总和即为总延迟时间。N为正整数且N≥2。控制信号汇流排分别耦接至N个延迟单元并根据时序控制信号分别决定N个延迟单元各自的延迟时间。N个缓冲单元包含第一缓冲单元、第二缓冲单元、…、第(N-1)缓冲单元及第N缓冲单元。第一缓冲单元耦接至输入端与第一延迟单元之间。第二缓冲单元耦接至第一延迟单元与第二延迟单元之间，…，第N缓冲单元耦接至第(N-1)延迟单元与第N延迟单元之间。N个输出垫分别相对应地耦接至N个缓冲单元，用以分别输出N个闸极驱动信号。
于一实施例中，总延迟时间为可调整的。
于一实施例中，液晶显示器还包含一时序控制器(TCON)，该时序控制器耦接该闸极驱动电路的该输入端且该时序控制信号由该时序控制器所产生。
于一实施例中，液晶显示器还包含一显示面板，该显示面板具有(N*M)列像素，M为正整数。
于一实施例中，液晶显示器包含M个该闸极驱动电路，每一该闸极驱动电路的该N个输出垫分别耦接该(N*M)列像素中的相对应的N列像素并分别输出N个闸极驱动信号至该相对应的N列像素。
根据本发明的另一具体实施例亦为一种闸极驱动电路。于此实施例中，闸极驱动电路应用于液晶显示器。闸极驱动电路包含输入端、N个延迟单元、K个控制信号汇流排、N个缓冲单元及N个输出垫。输入端用以接收时序控制信号，其中时序控制信号包含总延迟时间。N个延迟单元包含第一延迟单元、第二延迟单元、…、第(N-1)延迟单元及第N延迟单元，其中第一延迟单元耦接于输入端与第二延迟单元之间，第二延迟单元、…、第(N-1)延迟单元及第N延迟单元依序串接至第一延迟单元，N个延迟单元的延迟时间均为可调整的且N个延迟单元各自的延迟时间总和即为总延迟时间，N个延迟单元分成K个延迟单元群组且同一延迟单元群组中的延迟单元的延迟时间均相等，N与K均为正整数且N≥2，N≥K。K个控制信号汇流排分别耦接至K个延迟单元群组并根据时序控制信号分别决定K个延迟单元群组各自的延迟时间。N个缓冲单元包含第一缓冲单元、第二缓冲单元、…、第(N-1)缓冲单元及第N缓冲单元，其中第一缓冲单元耦接至输入端与第一延迟单元之间，第二缓冲单元耦接至第一延迟单元与第二延迟单元之间，…，第N缓冲单元耦接至第(N-1)延迟单元与第N延迟单元之间。N个输出垫分别相对应地耦接至N个缓冲单元，用以分别输出N个闸极驱动信号。
于一实施例中，该总延迟时间为可调整的。
于一实施例中，至少两个该K个延迟单元群组所包含的延迟单元数目相同。
于一实施例中，每一该K个延迟单元群组各自包含的延迟单元数目均不同。
于一实施例中，该液晶显示器还包含一时序控制器，该时序控制器耦接该闸极驱动电路的该输入端且该时序控制信号由该时序控制器所产生。
于一实施例中，该液晶显示器还包含一显示面板，该显示面板具有(N*M)列像素，M为正整数。
于一实施例中，该液晶显示器包含M个该闸极驱动电路，每一该闸极驱动电路的该N个输出垫分别耦接该(N*M)列像素中的相对应的N列像素并分别输出N个闸极驱动信号至该相对应的N列像素。
相较于现有技术，根据本发明的应用于显示装置的闸极驱动电路采用可调整的延迟时间来实现XON功能，因此，即使显示装置的液晶显示面板具有不同的尺寸大小，XON功能所采用的延迟时间能够随之进行调整，故能有效避免现有技术中由于延迟时间太短所导致设置于阵列基板上的导线毁损或由于延迟时间太长所导致XON功能无法顺利实现的缺点，进而提升应用于显示装置的闸极驱动电路的效能。
关于本发明的优点与精神可以通过以下的发明详述及所附附图得到进一步的了解。
附图说明
图1为根据本发明的一较佳具体实施例的闸极驱动电路应用于显示装置的示意图。
图2为本发明的闸极驱动电路具有单一个控制信号汇流排(ControlSignal Bus)的示意图。
图3为时序控制信号XON及N个闸极驱动信号GOUT1～GOUTN的时序图。
图4为本发明的闸极驱动电路具有多个控制信号汇流排的示意图。
图5为时序控制信号XON及N+M个闸极驱动信号GOUT1～GOUT(N+M)的时序图。
主要元件符号说明：
1 显示装置
PL 显示面板
TCON 时序控制器
GD1～GDM 闸极驱动电路
SD1～SDP 源极驱动电路
R1～RMN (M*N)列像素
L1～LPQ (P*Q)行像素
PCB 电路板
SOUT1～SOUTQ 源极驱动信号
DL1～DLN 延迟单元
BF1～BFN 缓冲单元
PAD1～PADN 输出垫
GOUT1～GOUTN 闸极驱动信号
XON 时序控制信号
IN 输入端
BUS、BUS1～BUSK 控制信号汇流排
VDD 工作电压
G1～GK 延迟单元群组
t1～tN 第一时间点～第N时间点
△T1～△T(N-1) 延迟时间
△Ttotal 总延迟时间
具体实施方式
根据本发明的一较佳具体实施例为一种应用于显示装置的闸极驱动电路。于此实施例中，闸极驱动电路应用于一液晶显示装置，但不以此为限。
请参照图1，图1为根据本发明的一较佳具体实施例的闸极驱动电路应用于显示装置的示意图。
如图1所示，显示装置1包含显示面板PL、时序控制器TCON、M个闸极驱动电路GD1～GDM及P个源极驱动电路SD1～SDP。其中，M与P均为正整数且M与P可以相同或不同，并无特定的限制。
于此实施例中，显示面板PL共包含有(M*N)*(P*Q)个像素，并且该(M*N)*(P*Q)个像素分别沿水平方向排列成(M*N)列像素R1～RMN以及沿垂直方向排列成(P*Q)行像素L1～LPQ，其中M、N、P及Q均为正整数，N≥2。每个像素均分别包含晶体管开关与电容，并且电容耦接于晶体管开关的汲极(Drain)。
时序控制器TCON设置于电路板PCB上并耦接至M个闸极驱动电路GD1～GDM。时序控制器TCON会产生一时序控制信号XON并将时序控制信号XON分别传送至M个闸极驱动电路GD1～GDM。
于M个闸极驱动电路GD1～GDM中，以闸极驱动电路GD1为例，闸极驱动电路GD1分别耦接该(M*N)列像素中的第一列像素R1至第N列像素RN。当闸极驱动电路GD1接收到来自时序控制器TCON的时序控制信号XON时，闸极驱动电路GD1会分别输出N个闸极驱动信号GOUT1～GOUTN至第一列像素R1至第N列像素RN，以分别驱动第一列像素R1至第N列像素RN。依此类推，闸极驱动电路GDM分别耦接该(M*N)列像素中的第[(M-1)*N+1]列像素R(M-1)N+1至第(M*N)列像素RMN。当闸极驱动电路GDM接收到来自时序控制器TCON的时序控制信号XON时，闸极驱动电路GDM会分别输出N个闸极驱动信号GOUT1～GOUTN至第[(M-1)*N+1]列像素R(M-1)N+1至第(M*N)列像素RMN，以分别驱动第[(M-1)*N+1]列像素R(M-1)N+1至第(M*N)列像素RMN。
需说明的是，以闸极驱动电路GD1为例，闸极驱动电路GD1所输出的闸极驱动信号GOUT1会传送至第一列像素R1中的每一个像素的晶体管开关的闸极(gate)；闸极驱动电路GD1所输出的闸极驱动信号GOUT2会传送至第二列像素R2中的每一个像素的晶体管开关的闸极；依此类推，闸极驱动电路GD1所输出的闸极驱动信号GOUTN会传送至第N列像素RN中的每一个像素的晶体管开关的闸极。同理，闸极驱动电路GDM所输出的闸极驱动信号GOUT1会传送至第[(M-1)*N+1]列像素R(M-1)N+1中的每一个像素的晶体管开关的闸极；闸极驱动电路GDM所输出的闸极驱动信号GOUT2会传送至第[(M-1)*N+2]列像素R(M-1)N+2中的每一个像素的晶体管开关的闸极；依此类推，闸极驱动电路GDM所输出的闸极驱动信号GOUTN会传送至第(M*N)列像素RMN中的每一个像素的晶体管开关的闸极。
至于P个源极驱动电路SD1～SDP，以源极驱动电路SD1为例，源极驱动电路SD1分别耦接该(P*Q)行像素中的第一行像素L1至第Q行像素LQ。源极驱动电路SD1会分别输出Q个源极驱动信号SOUT1～SOUTQ至第一行像素L1至第Q行像素LQ，以分别驱动第一行像素L1至第Q行像素LQ。依此类推，源极驱动电路SDP分别耦接该(P*Q)行像素中的第[(P-1)*Q+1]行像素L(P-1)Q+1至第(P*Q)列像素LPQ。源极驱动电路SDP会分别输出Q个源极驱动信号SOUT1～SOUTQ至第[(P-1)*Q+1]行像素L(P-1)Q+1至第(P*Q)列像素LPQ，以分别驱动第[(P-1)*Q+1]行像素L(P-1)Q+1至第(P*Q)列像素LPQ。
需说明的是，以源极驱动电路SD1为例，源极驱动电路SD1所输出的源极驱动信号SOUT1会传送至第一行像素L1中的每一个像素的晶体管开关的源极(source)；依此类推，源极驱动电路SD1所输出的源极驱动信号SOUTQ会传送至第Q行像素LQ中的每一个像素的晶体管开关的源极。同理，源极驱动电路SDP所输出的源极驱动信号SOUT1会传送至第[(P-1)*Q+1]行像素L(P-1)Q+1中的每一个像素的晶体管开关的源极；依此类推，源极驱动电路SDP所输出的源极驱动信号SOUTQ会传送至第(P*Q)列像素LPQ中的每一个像素的晶体管开关的源极。
接下来，将以不同的实施例来说明本发明的闸极驱动电路GD1的电路架构。需说明的是，下列实施例虽以闸极驱动电路GD1为例，但其他的闸极驱动电路GD2～GDM亦可依此类推，故于此不另行赘述。
请参照图2，图2为本发明的闸极驱动电路具有单一个控制信号汇流排(Control Signal Bus)的示意图。
如图2所示，闸极驱动电路GD1包含输入端IN、N个延迟单元DL1～DLN、单一个控制信号汇流排BUS、N个缓冲单元BF1～BFN及N个输出垫PAD1～PADN。闸极驱动电路GD1的输入端IN用以接收来自时序控制器TCON的时序控制信号XON，其中时序控制信号XON包含一总延迟时间。
于此实施例中，N个延迟单元DL1～DLN包含第一延迟单元DL1、第二延迟单元DL2、第三延迟单元DL3、…、第(N-1)延迟单元DL(N-1)及第N延迟单元DLN。其中，第一延迟单元DL1耦接于输入端IN与第二延迟单元DL2之间，而第二延迟单元DL2、第三延迟单元DL3、…、第(N-1)延迟单元DL(N-1)及第N延迟单元DLN则依序串接至第一延迟单元DL1。
需特别说明的是，本发明中的闸极驱动电路GD1的N个延迟单元DL1～DLN分别具有各自的延迟时间并且N个延迟单元DL1～DLN的延迟时间均为可调整的。此外，N个延迟单元DL1～DLN各自的延迟时间的总和即为时序控制信号XON所包含的总延迟时间。因此，由上述可知：时序控制信号XON所包含的总延迟时间亦为可调整的。
于此实施例中，N个缓冲单元BF1～BFN包含第一缓冲单元BF1、第二缓冲单元BF2、第三缓冲单元BF3、…、第(N-1)缓冲单元BF(N-1)及第N缓冲单元BFN。N个输出垫PAD1～PADN包含第一输出垫PAD1、第二输出垫PAD2、第三输出垫PAD3、…、第(N-1)输出垫PAD(N-1)及第N输出垫PADN。其中，第一缓冲单元BF1的一端耦接至输入端IN与第一延迟单元DL1之间且其另一端耦接至第一输出垫PAD1；第二缓冲单元BF2的一端耦接至第一延迟单元DL1与第二延迟单元DL2之间且其另一端耦接至第二输出垫PAD2；依此类推，第N缓冲单元BFN的一端耦接至第(N-1)延迟单元DL(N-1)与第N延迟单元DLN之间且其另一端耦接至第N输出垫PADN。控制信号汇流排BUS分别耦接至N个延迟单元DL1～DLN并根据时序控制信号XON分别决定N个延迟单元DL1～DLN各自的延迟时间。N个输出垫PAD1～PADN分别相对应地耦接至N个缓冲单元BF1～BFN，用以分别输出N个闸极驱动信号GOUT1～GOUTN。
亦请参照图3，图3为时序控制信号XON及N个闸极驱动信号GOUT1～GOUTN的时序图。
如图3所示，当来自电源的工作电压VDD由高准位开始下降并于第一时间点t1下降至原本准位的某一比例(例如70％)时，时序控制信号XON即会于第一时间点t1从原本的高准位变为低准位并维持于低准位。至于N个闸极驱动信号GOUT1～GOUTN则是会依据其各自的延迟时间依序于不同的时间点t1～tN分别从原本的低准位变为高准位并维持于高准位。
更详细而言，闸极驱动信号GOUT1与时序控制信号XON同步于第一时间点t1改变其准位，不同的是，时序控制信号XON是从原本的高准位变为低准位并维持于低准位，而闸极驱动信号GOUT1则是从原本的低准位变为高准位并维持于高准位。因此，在第一时间点t1下，N个闸极驱动信号GOUT1～GOUTN中仅有闸极驱动信号GOUT1位于高准位，其余闸极驱动信号GOUT2～GOUTN仍位于原本的低准位。
接着，从第一时间点t1经过了延迟时间△T1后，闸极驱动信号GOUT2于第二时间点t2从原本的低准位变为高准位并维持于高准位。因此，在第二时间点t2下，N个闸极驱动信号GOUT1～GOUTN中仅有闸极驱动信号GOUT1及GOUT2位于高准位，其余闸极驱动信号GOUT3～GOUTN仍位于原本的低准位。
同理，从第二时间点t2经过了延迟时间△T2后，闸极驱动信号GOUT3于第三时间点t3从原本的低准位变为高准位并维持于高准位。因此，在第三时间点t3下，N个闸极驱动信号GOUT1～GOUTN中仅有闸极驱动信号GOUT1～GOUT3位于高准位，其余闸极驱动信号GOUT4～GOUTN仍位于原本的低准位。
依此类推，从第(N-1)时间点t(N-1)经过了延迟时间△T(N-1)后，闸极驱动信号GOUTN于第N时间点tN从原本的低准位变为高准位并维持于高准位。因此，在第N时间点tN下，N个闸极驱动信号GOUT1～GOUTN均位于高准位，并没有任何闸极驱动信号仍位于原本的低准位。
需特别说明的是，由于上述的延迟时间△T1～△T(N-1)均为可调整的且其总和即为时序控制信号XON所包含的总延迟时间△Ttotal，因此，时序控制信号XON所包含的总延迟时间△Ttotal亦为可调整的。
于另一实施例中，请参照图4，图4为本发明的闸极驱动电路具有多个控制信号汇流排的示意图。
如图4所示，闸极驱动电路GD1包含输入端IN、N个延迟单元DL1～DLN、K个控制信号汇流排BUS1～BUSK、N个缓冲单元BF1～BFN及N个输出垫PAD1～PADN。闸极驱动电路GD1的输入端IN用以接收来自时序控制器TCON的时序控制信号XON，其中时序控制信号XON包含一总延迟时间。其中，N与K均为正整数且N≥2，N≥K。
于此实施例中，N个延迟单元DL1～DLN包含第一延迟单元DL1、第二延迟单元DL2、第三延迟单元DL3、…、第(N-1)延迟单元DL(N-1)及第N延迟单元DLN。其中，第一延迟单元DL1耦接于输入端IN与第二延迟单元DL2之间，而第二延迟单元DL2、第三延迟单元DL3、…、第(N-1)延迟单元DL(N-1)及第N延迟单元DLN则依序串接至第一延迟单元DL1。N个缓冲单元BF1～BFN包含第一缓冲单元BF1、第二缓冲单元BF2、第三缓冲单元BF3、…、第(N-1)缓冲单元BF(N-1)及第N缓冲单元BFN。N个输出垫PAD1～PADN包含第一输出垫PAD1、第二输出垫PAD2、第三输出垫PAD3、…、第(N-1)输出垫PAD(N-1)及第N输出垫PADN。其中，第一缓冲单元BF1的一端耦接至输入端IN与第一延迟单元DL1之间且其另一端耦接至第一输出垫PAD1；第二缓冲单元BF2的一端耦接至第一延迟单元DL1与第二延迟单元DL2之间且其另一端耦接至第二输出垫PAD2；依此类推，第N缓冲单元BFN的一端耦接至第(N-1)延迟单元DL(N-1)与第N延迟单元DLN之间且其另一端耦接至第N输出垫PADN。
与前述实施例不同的是：此实施例中的N个延迟单元DL1～DLN会被分成K个延迟单元群组G1～GK且被分在同一个延迟单元群组中的所有延迟单元的延迟时间均彼此相等。K个控制信号汇流排BUS1～BUSK则会分别耦接至K个延迟单元群组G1～GK并根据时序控制信号XON分别决定K个延迟单元群组G1～GK各自的延迟时间。
需特别说明的是，K个延迟单元群组G1～GK中的每一延迟单元群组的延迟时间均为可调整的，并且其总和即为时序控制信号XON所包含的总延迟时间。因此，由上述可知：时序控制信号XON所包含的总延迟时间亦为可调整的。
于此实施例中，假设第一延迟单元群组G1包含延迟单元DL1～DL3、第二延迟单元群组G2包含延迟单元DL4～DL5、…、第K延迟单元群组GK包含延迟单元DL(N-1)～DLN，则控制信号汇流排BUS1会分别耦接至第一延迟单元群组G1中的延迟单元DL1～DL3，并根据时序控制信号XON决定第一延迟单元群组G1中的延迟单元DL1～DL3共同的第一延迟时间；控制信号汇流排BUS2会分别耦接至第二延迟单元群组G2中的延迟单元DL4～DL5，并根据时序控制信号XON决定第二延迟单元群组G2中的延迟单元DL4～DL5共同的第二延迟时间；依此类推，控制信号汇流排BUSK会分别耦接至第K延迟单元群组GK中的延迟单元DL(N-1)～DLN，并根据时序控制信号XON决定第K延迟单元群组GK中的延迟单元DL(N-1)～DLN共同的第K延迟时间。N个输出垫PAD1～PADN分别相对应地耦接至N个缓冲单元BF1～BFN，用以分别输出N个闸极驱动信号GOUT1～GOUTN。
亦请参照图5，图5为时序控制信号XON及N个闸极驱动信号GOUT1～GOUTN的时序图。
如图5所示，当来自电源的工作电压VDD由高准位开始下降并于第一时间点t1下降至原本准位的某一比例(例如70％)时，时序控制信号XON即会于第一时间点t1从原本的高准位变为低准位并维持于低准位。至于N个闸极驱动信号GOUT1～GOUTN则是会依据其各自所属的延迟单元群组所对应的延迟时间依序于不同的时间点t1～tN分别从原本的低准位变为高准位并维持于高准位。
更详细而言，闸极驱动信号GOUT1与时序控制信号XON同步于第一时间点t1改变其准位，不同的是，时序控制信号XON是从原本的高准位变为低准位并维持于低准位，而闸极驱动信号GOUT1则是从原本的低准位变为高准位并维持于高准位。因此，在第一时间点t1下，N个闸极驱动信号GOUT1～GOUTN中仅有闸极驱动信号GOUT1位于高准位，其余闸极驱动信号GOUT2～GOUTN仍位于原本的低准位。
接着，从第一时间点t1经过了延迟时间△T1后，闸极驱动信号GOUT2于第二时间点t2从原本的低准位变为高准位并维持于高准位。因此，在第二时间点t2下，N个闸极驱动信号GOUT1～GOUTN中仅有闸极驱动信号GOUT1及GOUT2位于高准位，其余闸极驱动信号GOUT3～GOUTN仍位于原本的低准位。
同理，从第二时间点t2经过了延迟时间△T2后，闸极驱动信号GOUT3于第三时间点t3从原本的低准位变为高准位并维持于高准位。因此，在第三时间点t3下，N个闸极驱动信号GOUT1～GOUTN中仅有闸极驱动信号GOUT1～GOUT3位于高准位，其余闸极驱动信号GOUT4～GOUTN仍位于原本的低准位。
同理，从第三时间点t3经过了延迟时间△T3后，闸极驱动信号GOUT4于第四时间点t4从原本的低准位变为高准位并维持于高准位。因此，在第四时间点t4下，N个闸极驱动信号GOUT1～GOUTN中仅有闸极驱动信号GOUT1～GOUT4位于高准位，其余闸极驱动信号GOUT5～GOUTN仍位于原本的低准位。
需说明的是，由于延迟单元DL1～DL3属于同一个延迟单元群组G1，因此，延迟单元DL1～DL3的延迟时间均彼此相等，也就是说，图4中的延迟时间△T1～△T3应会彼此相等。
依此类推，从第(N-2)时间点t(N-2)经过了延迟时间△T(N-2)后，闸极驱动信号GOUT(N-1)于第(N-1)时间点t(N-1)从原本的低准位变为高准位并维持于高准位。因此，在第(N-1)时间点t(N-1)下，N个闸极驱动信号GOUT1～GOUTN中的闸极驱动信号GOUT1～GOUT(N-1)均位于高准位，仅剩闸极驱动信号GOUTN还维持于低准位。
接着，从第(N-1)时间点t(N-1)经过了延迟时间△T(N-1)后，闸极驱动信号GOUTN于第N时间点tN从原本的低准位变为高准位并维持于高准位。因此，在第N时间点tN下，N个闸极驱动信号GOUT1～GOUTN均位于高准位，并没有任何闸极驱动信号仍位于原本的低准位。
需特别说明的是，由于上述的延迟时间△T1～△T(N-1)均为可调整的且其总和即为时序控制信号XON所包含的总延迟时间△Ttotal，因此，时序控制信号XON所包含的总延迟时间△Ttotal亦为可调整的。
相较于现有技术，根据本发明的应用于显示装置的闸极驱动电路采用可调整的延迟时间来实现XON功能，因此，即使显示装置的液晶显示面板具有不同的尺寸大小，XON功能所采用的延迟时间能够随之进行调整，故能有效避免现有技术中由于延迟时间太短所导致设置于阵列基板上的导线毁损或由于延迟时间太长所导致XON功能无法顺利实现的缺点，进而提升应用于显示装置的闸极驱动电路的效能。
由以上较佳具体实施例的详述，是希望能更加清楚描述本发明的特征与精神，而并非以上述所公开的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。

Claims (12)

1.一种闸极驱动电路，应用于一液晶显示器，其特征在于，该闸极驱动电路包含：
一输入端，用以接收一时序控制信号，其中该时序控制信号包含一总延迟时间；
N个延迟单元，包含一第一延迟单元、一第二延迟单元、…、一第N-1延迟单元及一第N延迟单元，其中该第一延迟单元耦接于该输入端与该第二延迟单元之间，该第二延迟单元、…、一第N-1延迟单元及一第N延迟单元依序串接至该第一延迟单元，该N个延迟单元各自的延迟时间均为可调整的且该N个延迟单元各自的延迟时间的总和即为该总延迟时间，N为正整数且N≥2；
一控制信号汇流排，分别耦接至该N个延迟单元并根据该时序控制信号分别决定该N个延迟单元各自的延迟时间；
N个缓冲单元，包含一第一缓冲单元、一第二缓冲单元、…、一第N-1缓冲单元及一第N缓冲单元，其中该第一缓冲单元耦接至该输入端与该第一延迟单元之间，该第二缓冲单元耦接至该第一延迟单元与该第二延迟单元之间，…，该第N缓冲单元耦接至该第N-1延迟单元与该第N延迟单元之间；以及
N个输出垫，分别相对应地耦接至该N个缓冲单元，用以分别输出N个闸极驱动信号。
2.如权利要求1所述的闸极驱动电路，其特征在于，该总延迟时间为可调整的。
3.如权利要求1所述的闸极驱动电路，其特征在于，该液晶显示器还包含一时序控制器，该时序控制器耦接该闸极驱动电路的该输入端且该时序控制信号由该时序控制器所产生。
4.如权利要求1所述的闸极驱动电路，其特征在于，该液晶显示器还包含一显示面板，该显示面板具有N*M列像素，M为正整数。
5.如权利要求4所述的闸极驱动电路，其特征在于，该液晶显示器包含M个该闸极驱动电路，每一该闸极驱动电路的该N个输出垫分别耦接该N*M列像素中的相对应的N列像素并分别输出N个闸极驱动信号至该相对应的N列像素。
6.一种闸极驱动电路，应用于一液晶显示器，其特征在于，该闸极驱动电路包含：
一输入端，用以接收一时序控制信号，其中该时序控制信号包含一总延迟时间；
N个延迟单元，包含一第一延迟单元、一第二延迟单元、…、一第N-1延迟单元及一第N延迟单元，其中该第一延迟单元耦接于该输入端与该第二延迟单元之间，该第二延迟单元、…、一第N-1延迟单元及一第N延迟单元依序串接至该第一延迟单元，该N个延迟单元的延迟时间均为可调整的且该N个延迟单元各自的延迟时间T1～TN总和即为该总延迟时间，该N个延迟单元分成K个延迟单元群组且同一延迟单元群组中的延迟单元的延迟时间均相等，N与K均为正整数且N≥2，N≥K；
K个控制信号汇流排，分别耦接至该K个延迟单元群组并根据该时序控制信号分别决定该K个延迟单元群组各自的延迟时间；
N个缓冲单元，包含一第一缓冲单元、一第二缓冲单元、…、一第N-1缓冲单元及一第N缓冲单元，其中该第一缓冲单元耦接至该输入端与该第一延迟单元之间，该第二缓冲单元耦接至该第一延迟单元与该第二延迟单元之间，…，该第N缓冲单元耦接至该第N-1延迟单元与该第N延迟单元之间；以及
N个输出垫，分别相对应地耦接至该N个缓冲单元，用以分别输出N个闸极驱动信号。
7.如权利要求6所述的闸极驱动电路，其特征在于，该总延迟时间为可调整的。
8.如权利要求6所述的闸极驱动电路，其特征在于，至少两个该K个延迟单元群组所包含的延迟单元数目相同。
9.如权利要求6所述的闸极驱动电路，其特征在于，每一该K个延迟单元群组各自包含的延迟单元数目均不同。
10.如权利要求6所述的闸极驱动电路，其特征在于，该液晶显示器还包含一时序控制器，该时序控制器耦接该闸极驱动电路的该输入端且该时序控制信号由该时序控制器所产生。
11.如权利要求6所述的闸极驱动电路，其特征在于，该液晶显示器还包含一显示面板，该显示面板具有N*M列像素，M为正整数。
12.如权利要求11所述的闸极驱动电路，其特征在于，该液晶显示器包含M个该闸极驱动电路，每一该闸极驱动电路的该N个输出垫分别耦接该N*M列像素中的相对应的N列像素并分别输出N个闸极驱动信号至该相对应的N列像素。
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