CN107248516B - 阵列基板、阵列基板的制造方法、显示面板和显示装置 - Google Patents
阵列基板、阵列基板的制造方法、显示面板和显示装置 Download PDFInfo
- Publication number
- CN107248516B CN107248516B CN201710601949.0A CN201710601949A CN107248516B CN 107248516 B CN107248516 B CN 107248516B CN 201710601949 A CN201710601949 A CN 201710601949A CN 107248516 B CN107248516 B CN 107248516B
- Authority
- CN
- China
- Prior art keywords
- region
- layer
- oxide semiconductor
- metal oxide
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 312
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 claims abstract description 294
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 284
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 284
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 151
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 151
- 239000010409 thin film Substances 0.000 claims abstract description 27
- 239000010410 layer Substances 0.000 claims description 619
- 238000000034 method Methods 0.000 claims description 45
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 238000000059 patterning Methods 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 27
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 26
- 239000010408 film Substances 0.000 claims description 26
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 20
- 238000000137 annealing Methods 0.000 claims description 20
- 239000001257 hydrogen Substances 0.000 claims description 19
- 229910052739 hydrogen Inorganic materials 0.000 claims description 19
- 239000011241 protective layer Substances 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 13
- 229910052738 indium Inorganic materials 0.000 claims description 11
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 11
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 10
- 229910052733 gallium Inorganic materials 0.000 claims description 10
- 239000011787 zinc oxide Substances 0.000 claims description 10
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 9
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- 230000009286 beneficial effect Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229910018503 SF6 Inorganic materials 0.000 description 4
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
本发明提供了一种阵列基板、阵列基板的制造方法、显示面板和显示装置。本发明提供的阵列基板包括：衬底基板、薄膜晶体管、栅极绝缘层和氮化硅层；金属氧化物半导体层包括第一区域、第二区域和第三区域；栅极绝缘层向金属氧化物半导体层的正投影至少覆盖第一区域、第二区域和第三区域；氮化硅层向金属氧化物半导体层的正投影至少覆盖第二区域和第三区域，并且，在垂直于衬底基板的方向上，栅极和第一区域中的金属氧化物半导体层之间不包括氮化硅层；第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2。相对于现有技术，提升了显示品质，提高了阵列基板的良率。
Description
技术领域
本发明涉及显示技术领域，更具体地，涉及一种阵列基板、阵列基板的制造方法、显示面板和显示装置。
背景技术
现有技术提供的一种类型的显示面板使用了薄膜晶体管(Thin FilmTransistor，简称TFT)技术。特别是随着显示面板在生活中的影响越来越大，市场需求份额激增，因此，提供高显示品质、使用寿命长的显示面板是技术发展的方向。
薄膜晶体管的基本结构通常包括：半导体层、栅极、源极和漏极，其中，栅极、源极和漏极通常使用金属材料制作，半导体层可以使用非晶硅、多晶硅、金属氧化物半导体等材料制作。现有技术提供的一种薄膜晶体管中，半导体层使用金属氧化物半导体材料制作。请参考图1，图1是现有技术提供的一种阵列基板的剖面结构示意图。现有技术提供的一种阵列基板中，包括衬底基板01、缓冲层02、以及设置在缓冲层02上的薄膜晶体管，其中薄膜晶体管包括金属氧化物半导体层03、源极04和漏极05、栅极06，源极04和漏极05设置在同一膜层，并且源极04和漏极05与金属氧化物半导体层03电连接；除此之外，金属氧化物半导体层03和栅极06之间设置有栅极绝缘层07，栅极06和源极04(漏极05)之间设置有第一绝缘层08。图1中，薄膜晶体管为顶栅型薄膜晶体管，即为栅极06设置在金属氧化物半导体层03远离衬底基板01的一侧。
图1提供的阵列基板中，金属氧化物半导体层03包括第一区域031和第二区域032。其中，第一区域031在衬底基板01上的正投影与与栅极06在衬底基板01上的正投影相重合；第二区域032与源极04或者漏极05电连接。薄膜晶体管的半导体层使用金属氧化物半导体材料，金属氧化物半导体的电阻值通常较大，不宜直接与金属材质的源极04和漏极05电连接。因此，在制作阵列基板的工艺制程中，需要对第二区域032的金属氧化物半导体层03进行降电阻的处理。第一区域031需要保持其半导体特性，无需进行将电阻的处理。
请参考图1a，图1a是图1提供的阵列基板在制作过程中的一种剖面结构示意图，制作图1实施例提供的阵列基板时，在衬底基板01上依次形成缓冲层02、金属氧化物半导体层03、栅极绝缘膜层070和栅极膜层060后，在一道工艺制程中图案化栅极绝缘膜层070和栅极膜层060，得到图1b中所示的栅极06和栅极绝缘层07。栅极绝缘膜层070只保留栅极绝缘层07，以暴露出第二区域032。将图1b所示的阵列基板暴露在氦气(He)等离子气体或者六氟化硫气体(SF6)等离子气体中，暴露出的第二区域032与氦气(He)等离子气体或者六氟化硫气体(SF6)等离子气体接触后，可以降低第二区域032中的金属氧化物半导体层的电阻。
其中，栅极绝缘层07和栅极06是在同一工艺制程中制作的，会出现栅极绝缘层07侧面被过刻，形成镂空区域07a和镂空区域07b，这样会导致栅极06漏电，并且可能导致后续工艺制程中制作的第一绝缘层08在镂空的区域处出现断裂的情况，从而造成显示不良，影响阵列基板的良率。
发明内容
有鉴于此，本发明提供了一种阵列基板、阵列基板的制造方法、显示面板和显示装置。
本发明提供了一种阵列基板，包括：衬底基板；设置在衬底基板上的多个薄膜晶体管，薄膜晶体管包括栅极和金属氧化物半导体层，栅极设置在金属氧化物半导体层背离衬底基板的一侧；设置在衬底基板上的栅极绝缘层和氮化硅层，栅极绝缘层夹持设置在栅极和金属氧化物半导体层之间，氮化硅层设置在栅极绝缘层背离衬底基板的一侧；金属氧化物半导体层包括第一区域、第二区域和第三区域，第二区域和第三区域设置于第一区域相对的两侧；栅极向金属氧化物半导体层的正投影与第一区域重合；栅极绝缘层向金属氧化物半导体层的正投影至少覆盖第一区域、第二区域和第三区域；氮化硅层向金属氧化物半导体层的正投影至少覆盖第二区域和第三区域，并且，在垂直于衬底基板的方向上，栅极和第一区域中的金属氧化物半导体层之间不包括氮化硅层；第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2。
在一些可选的实施例中，金属氧化物半导体层的材料包括铟镓锌氧化物、铟锌氧化物、铟锡氧化物、铟锡锌氧化物中的至少一者。
在一些可选的实施例中，氮化硅层包括凹槽区或者镂空区，栅极至少部分位于凹槽区或者镂空区。
在一些可选的实施例中，金属氧化物半导体层是透明的；阵列基板还包括多个像素电极，第二区域中的金属氧化物半导体层复用为像素电极。
在一些可选的实施例中，阵列基板还包括设置在衬底基板上的多条数据线，数据线与第三区域中的金属氧化物半导体层电连接。
在一些可选的实施例中，阵列基板还包括设置在衬底基板上的公共电极，公共电极设置在氮化硅层背离衬底基板的一侧。
在一些可选的实施例中，阵列基板还包括设置在衬底基板上的第一绝缘层，第一绝缘层设置在氮化硅层背离衬底基板的一侧；公共电极设置在第一绝缘层背离衬底基板的一侧表面。
在一些可选的实施例中，数据线设置在第一绝缘层背离衬底基板的一侧表面；阵列基板还包括保护层，保护层覆盖数据线背离衬底基板的一侧表面。
在一些可选的实施例中，保护层与公共电极的材料相同。
在一些可选的实施例中，数据线设置在氮化硅层背离衬底基板的一侧表面。
本发明还提供一种显示面板，包括本发明提供的阵列基板。
本发明还提供一种显示装置，包括本发明提供的显示面板。
本发明还提供一种阵列基板的制造方法，包括：提供衬底基板；在衬底基板上形成缓冲层；在缓冲层上形成金属氧化物半导体薄膜，图案化金属氧化物半导体薄膜，形成金属氧化物半导体层；在金属氧化物半导体层上形成栅极绝缘层；在栅极绝缘层上形成氮化硅层，图案化氮化硅层形成镂空区；在氮化硅层上形成栅极金属层，图案化栅极金属层形成栅极，栅极至少部分形成在镂空区；金属氧化物半导体层包括第一区域、第二区域和第三区域，第二区域和第三区域设置于第一区域相对的两侧；栅极向金属氧化物半导体层的正投影与第一区域重合；栅极绝缘层向金属氧化物半导体层的正投影至少覆盖第一区域、第二区域和第三区域；氮化硅层向金属氧化物半导体层的正投影至少覆盖第二区域和第三区域，并且，在垂直于衬底基板的方向上，栅极和第一区域中的金属氧化物半导体层之间不包括氮化硅层；使用退火炉处理以上步骤得到的基板，使氮化硅层中的氢气对第二区域和第三区域中的金属氧化物半导体层进行处理；第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2。
在一些可选的实施例中，退火炉的温度为T，T≥300℃。
在一些可选的实施例中，在栅极上形成第一绝缘层；图案化第一绝缘层、氮化硅层、栅极绝缘层，形成第一过孔；在第一绝缘层上形成金属层，图案化金属层形成数据线；数据线通过第一过孔与第三区域中的金属氧化物半导体层电连接；在数据线上形成公共电极层，图案化公共电极层形成公共电极以及保护层，保护层覆盖数据线背离衬底基板的一侧表面。
本发明还提供另一种阵列基板的制造方法，包括：提供衬底基板；在衬底基板上形成缓冲层；在缓冲层上形成金属氧化物半导体薄膜，图案化金属氧化物半导体薄膜，形成金属氧化物半导体层；在金属氧化物半导体层上形成栅极绝缘层；在栅极绝缘层上形成栅极金属层，图案化栅极金属层形成栅极；在栅极上形成氮化硅层；金属氧化物半导体层包括第一区域、第二区域和第三区域；第二区域和第三区域设置于第一区域相对的两侧；栅极向金属氧化物半导体层的正投影与第一区域重合；栅极绝缘层向金属氧化物半导体层的正投影至少覆盖第一区域、第二区域和第三区域；氮化硅层向金属氧化物半导体层的正投影至少覆盖第二区域和第三区域，并且，在垂直于衬底基板的方向上，栅极和第一区域中的金属氧化物半导体层之间不包括氮化硅层；使用退火炉处理以上步骤得到的基板，使氮化硅层中的氢气对第二区域和第三区域中的金属氧化物半导体层进行处理；第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2。
在一些可选的实施例中，退火炉的温度为T，T≥300℃。
在一些可选的实施例中，图案化氮化硅层、栅极绝缘层，形成第二过孔；在氮化硅层上形成金属层，图案化金属层形成数据线；数据线通过第二过孔与第三区域中的金属氧化物半导体层电连接；在数据线上形成第一绝缘层；在第一绝缘层上形成公共电极层，图案化公共电极层形成公共电极。
与现有技术相比，本发明提供的阵列基板、阵列基板的制造方法、显示面板和显示装置，至少实现了如下的有益效果：
本发明提供的阵列基板、阵列基板的制造方法、显示面板和显示装置中，提供了一种顶栅型的薄膜晶体管，栅极设置在金属氧化物半导体层背离衬底基板的一侧，栅极和金属氧化物半导体层之间设置有栅极绝缘层。金属氧化物半导体层包括第一区域、第二区域和第三区域，栅极向金属氧化物半导体层的正投影与第一区域重合，栅极绝缘层向金属氧化物半导体层的正投影至少覆盖第一区域、第二区域和第三区域，相对于现有技术，扩大了栅极绝缘层的面积，使栅极和栅极绝缘层在不同的工艺制程中制作形成，降低了栅极绝缘层被过刻、出现镂空区域的概率。并且，第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2，相对于现有技术，无需将第二区域和第三区域对应的栅极绝缘层刻蚀掉，即可降低第二区域和第三区域中的金属氧化物半导体层的电阻。本发明提供的阵列基板、阵列基板的制造方法、显示面板和显示装置，提升了显示品质，提高了阵列基板的良率。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1是现有技术提供的一种阵列基板的剖面结构示意图；
图1a是图1提供的阵列基板在制作过程中的一种剖面结构示意图；
图1b是图1提供的阵列基板在制作过程中的另一种剖面结构示意图；
图2是本发明实施例提供的一种阵列基板的平面结构示意图；
图3是图2提供的阵列基板的一种剖面结构示意图；
图4是图2提供的阵列基板的另一种剖面结构示意图；
图5是本发明实施例提供的一种阵列基板的剖面结构示意图；
图6是本发明实施例提供的另一种阵列基板的剖面结构示意图；
图7是图6提供的阵列基板的一种平面结构示意图；
图8是本发明实施例提供的又一种阵列基板的剖面结构示意图；
图9是本发明实施例提供的一种显示面板的剖面结构示意图；
图10是本发明实施例提供的一种显示装置的平面结构示意图；
图11是本发明实施例提供的一种阵列基板的制造方法的流程图；
图11a-图11i是图11提供的阵列基板的制造方法所对应的阵列基板的剖面结构示意图；
图12是本发明实施例提供的另一种阵列基板的制造方法的流程图；
图12a-图12f是图12提供的阵列基板的制造方法所对应的阵列基板的剖面结构示意图；
图13是本发明实施例提供的又一种阵列基板的制造方法的流程图；
图13a-图13h是图13提供的阵列基板的制造方法所对应的阵列基板的剖面结构示意图；
图14是本发明实施例提供的又一种阵列基板的制造方法的流程图；
图14a-图14f是图14提供的阵列基板的制造方法所对应的阵列基板的剖面结构示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
请参考图2和图3，图2是本发明实施例提供的一种阵列基板的平面结构示意图，图3是图2实施例提供的阵列基板的一种剖面结构示意图。本实施例提供了一种阵列基板，包括：衬底基板10；设置在衬底基板10上的多个薄膜晶体管20，薄膜晶体管20包括栅极21和金属氧化物半导体层22，栅极21设置在金属氧化物半导体层22背离衬底基板10的一侧；设置在衬底基板10上的栅极绝缘层30和氮化硅层40，栅极绝缘层30夹持设置在栅极21和金属氧化物半导体层22之间，氮化硅层40设置在栅极绝缘层30背离衬底基板10的一侧；金属氧化物半导体层22包括第一区域221、第二区域222和第三区域223，第二区域222和第三区域223设置于第一区域221相对的两侧；栅极21向金属氧化物半导体层22的正投影与第一区域221重合；栅极绝缘层30向金属氧化物半导体层22的正投影至少覆盖第一区域221、第二区域222和第三区域223；氮化硅层40向金属氧化物半导体层22的正投影至少覆盖第二区域222和第三区域223，并且，在垂直于衬底基板10的方向上，栅极21和第一区域221中的金属氧化物半导体层之间不包括氮化硅层40。第一区域221中的金属氧化物半导体层的电阻为R1，第二区域222和第三区域223中的金属氧化物半导体层的电阻均为R2，R1＞R2。其中，垂直于衬底基板10的方向请参考图3中的Z方向。为了清楚的示意本实施例的技术方案，图3中示意了虚线a，虚线a沿着Z方向延伸。
本实施例提供的阵列基板中，衬底基板10的可以为硬质的，例如使用玻璃材料制作，也可以为柔性的，例如使用塑料材料制作。衬底基板10上设置了多个薄膜晶体管(ThinFilm Transistor，简称TFT)，已知的，薄膜晶体管除了金属氧化物半导体层22和栅极21外，还包括源极和漏极，本实施例对于薄膜晶体管中源极和漏极的具体设置方式不作具体限制。本实施例中，栅极21和金属氧化物半导体层22之间设置有栅极绝缘层30，栅极绝缘层30的材料通常为氧化硅，本实施例对栅极绝缘层30的材料不作具体限制。除此之外，本实施例提供的阵列基板还包括氮化硅层40，氮化硅层40的材料主要包括氮化硅(SiNx)。可以理解的是，氮化硅层40还可以包括其他物质，例如制造氮化硅层40的原材料、或者是在制造氮化硅层40过程中生成的其他物质。现有技术中，通常使用等离子体增强化学气相沉积技术制造氮化硅层40，使用硅烷(SiH4)和氨气(NH3)生成氮化硅(SiNx)，其化学式如下：
SiH4+NH3→SiNx+H2 ①
通过化学式①可知，在制造氮化硅层40的过程中，会产生氢气(H2)，其中，部分氢气会留在氮化硅层40中，使氮化硅层40中富含氢气。
图2和图3提供的阵列基板中，金属氧化物半导体层22包括第一区域221、第二区域222和第三区域223。其中，栅极21向金属氧化物半导体层22的正投影与第一区域221重合，氮化硅层40向金属氧化物半导体层22的正投影至少覆盖第二区域222和第三区域223，并且，在垂直于衬底基板10的方向上，栅极21和第一区域221中的金属氧化物半导体层之间不包括氮化硅层40。在制作本实施例提供的阵列基板的过程中，在制作完成栅极21和氮化硅层40后，对得到的基板进行处理，使氮化硅层40中的氢气析出，金属氧化物半导体与氢气接触后变成导体。由于，氮化硅层40向金属氧化物半导体层22的正投影至少覆盖第二区域222和第三区域223，氮化硅层40中的氢气析出后，通过栅极绝缘层30到达金属氧化物半导体层22，使第二区域222和第三区域223中的金属氧化物半导体层变为导体；由于在垂直于衬底基板10的方向上，栅极21和第一区域221中的金属氧化物半导体层之间不包括氮化硅层40，第一区域221中的金属氧化物半导体层仍为半导体，第一区域221中的金属氧化物半导体层是薄膜晶体管的沟道。第一区域221中的金属氧化物半导体层为半导体，其电阻为R1，第二区域222和第三区域223中的金属氧化物半导体层变成导体，其电阻均为R2，R1＞R2。可以理解的是，由于工艺误差等因素，第二区域222和第三区域223中的金属氧化物半导体层的电阻值可能不是绝对相等的，但是可以看做近似相等。
本实施例中，栅极绝缘层30向金属氧化物半导体层22的正投影至少覆盖第一区域221、第二区域222和第三区域223。相对于现有技术，扩大了栅极绝缘层30的面积，使栅极21和栅极绝缘层30在不同的工艺制程中制作形成，降低了栅极绝缘层30被过刻、出现镂空区域的概率。同时，虽然栅极绝缘层30向金属氧化物半导体层22的正投影覆盖了第二区域222和第三区域223，本实施例提供的阵列基板中，仍然可以使得第二区域222和第三区域223中的金属氧化物半导体层变成导体。相对于现有技术，本实施例提供的阵列基板中，无需将第二区域222和第三区域223对应位置处的栅极绝缘层30刻蚀掉，扩大了栅极绝缘层30的面积。
图2和图3所示的实施例提供了一种顶栅型的薄膜晶体管，栅极设置在金属氧化物半导体层背离衬底基板的一侧，栅极和金属氧化物半导体层之间设置有栅极绝缘层。金属氧化物半导体层包括第一区域、第二区域和第三区域，栅极向金属氧化物半导体层的正投影与第一区域重合，栅极绝缘层向金属氧化物半导体层的正投影至少覆盖第一区域、第二区域和第三区域，相对于现有技术，扩大了栅极绝缘层的面积，使栅极和栅极绝缘层在不同的工艺制程中制作形成，降低了栅极绝缘层被过刻、出现镂空区域的概率。并且，第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2，相对于现有技术，无需将第二区域和第三区域对应的栅极绝缘层刻蚀掉，即可降低第二区域和第三区域中的金属氧化物半导体层的电阻。本实施例提供的阵列基板，提升了显示品质，提高了阵列基板的良率。
可选的，为了实现栅极和第一区域中的金属氧化物半导体层之间不包括氮化硅层，本发明在此示例性的提供了两种氮化硅层的具体设置方式。
氮化硅层的一种具体设置方式请继续参考图3，氮化硅层40包括镂空区41，栅极21至少部分位于镂空区41中。本实施例提供的阵列基板中，氮化硅层40包括镂空区41，即为，在垂直于衬底基板10的方向上，镂空区41贯穿氮化硅层40，垂直于衬底基板10的方向请参考图3中的Z方向。可选的，栅极21沿着Z方向的厚度可以大于氮化硅层40的厚度，本实施例对此不作具体限制。本实施例提供的阵列基板中，由于氮化硅层40设置了镂空区41，且栅极21至少部分位于镂空区41中，因此在垂直于衬底基板10的方向上，栅极21和第一区域221中的金属氧化物半导体层之间不包括氮化硅层40。
氮化硅层的另一种具体设置方式请参考图4，图4是图2提供的阵列基板的另一种剖面结构示意图，图4沿用了图3的附图标记，相同之处不再赘述，图4与图3的不同之处在于，氮化硅层40包括凹槽区42，栅极21至少部分位于凹槽区42。图4提供的阵列基板中，氮化硅层40覆盖了栅极21，氮化硅层40中相应的形成了凹槽区42，在垂直于衬底基板10的方向上，凹槽区42没有贯穿氮化硅层40。本实施例提供的阵列基板中，由于氮化硅层40设置了凹槽区42，氮化硅层40覆盖了栅极21，且栅极21至少部分位于凹槽区42中，因此在垂直于衬底基板10的方向上，栅极21和第一区域221中的金属氧化物半导体层之间不包括氮化硅层40。
需要说明的是，图3和图4仅示例性的说明了氮化硅层的具体设置方式，以提供栅极和第一区域中的金属氧化物半导体层之间不包括氮化硅层的阵列基板，可以理解的是，氮化硅层的具体设置方式有多种，本发明在此不再一一列举。
可选的，请继续参考图2和图3，其中，金属氧化物半导体层22的材料包括铟镓锌氧化物、铟锌氧化物、铟锡氧化物、铟锡锌氧化物中的至少一者。铟镓锌氧化物(IndiumGallium Zinc Oxide，简称IGZO)是一种含有铟、镓和锌的非晶氧化物，载流子迁移率是非晶硅的20～30倍，可以大大提高薄膜晶体管对像素电极的充放电速率，提高像素的响应速度，实现更快的刷新率，同时更快的响应也大大提高了像素的行扫描速率，铟镓锌氧化物在薄膜状时是透明的。铟锌氧化物(Indium Zinc Oxide，简称IZO)，也可称为掺铟氧化锌，导电性较好，电子迁移率较高，铟锌氧化物在薄膜状时是透明的。铟锡氧化物(Indium TinOxide，简称ITO)，也可称为掺锡氧化铟，是一种铟氧化物(In2O3)和锡氧化物(SnO2)的混合物，导电性较好，氧化铟锡在薄膜状时是透明的。铟锡锌氧化物(Indium Tin Zinc，简称ITZO)具有光电性能优异、电学性能随厚度变化小等优点，铟锡锌氧化物在薄膜状时是透明的。本实施例中，金属氧化物半导体层22的材料可包括铟镓锌氧化物、铟锌氧化物、铟锡氧化物、铟锡锌氧化物中的任意一者，或者金属氧化物半导体层22的材料可包括铟镓锌氧化物、铟锌氧化物、铟锡氧化物、铟锡锌氧化物中的任意二者或者更多，本实施例对此不作具体限制。
图2和图3实施例提供的阵列基板中，衬底基板10上设置了多个薄膜晶体管(ThinFilm Transistor，简称TFT)，已知的，薄膜晶体管除了金属氧化物半导体层22和栅极21外，还包括源极、漏极等结构，下面，本发明在此示例性的对源极、漏极等结构的具体设置方式进行说明。
请参考图5，图5是本发明实施例提供的一种阵列基板的剖面结构示意图。图5沿用了图3的附图标记，图5与图3的不同之处在于，图5提供的阵列基板包括源极23和漏极24，源极23和第三区域223中的金属氧化物半导体层电连接，漏极24和第二区域222中的金属氧化物半导体层电连接。在其他可选的实现方式中，源极23可以和第二区域222中的金属氧化物半导体层电连接，同时漏极24可以和第三区域223中的金属氧化物半导体层电连接。本实施例提供的阵列基板中，第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2，相对于现有技术，无需将第二区域和第三区域对应的栅极绝缘层刻蚀掉，即可降低第二区域和第三区域中的金属氧化物半导体层的电阻。从而使得第三区域中的金属氧化物半导体层可以与源极直接电连接、第二区域中的金属氧化物半导体层可以与漏极直接电连接；或者，从而使得第二区域中的金属氧化物半导体层可以与源极直接电连接、第三区域中的金属氧化物半导体层可以与漏极直接电连接。本实施例提供的阵列基板，提升了显示品质，提高了阵列基板的良率。
在一些可选的实施例中，请参考图6，图6是本发明实施例提供的另一种阵列基板的剖面结构示意图。图6沿用了图3的附图标记，图6与图3的不同之处在于，金属氧化物半导体层22是透明的；阵列基板还包括多个像素电极，第二区域222中的金属氧化物半导体层复用为像素电极。本实施例提供的阵列基板中，由于金属氧化物半导体层22是透明的，且第二区域222中的金属氧化物半导体层的电阻R2较低，因此将第二区域222中的金属氧化物半导体层复用为像素电极。在栅极21的控制下，电信号通过第一区域221中的金属氧化物半导体层直接传输至像素电极，无需额外设置薄膜晶体管的漏极，即可将电信号传输至像素电极。可选的，图6所示的阵列基板还包括缓冲层11，缓冲层11设置在衬底基板10与金属氧化物半导体层22之间。本实施例提供的阵列基板中，第二区域222中的金属氧化物半导体层复用为像素电极，可以减少阵列基板中的膜层结构，实现阵列基板的轻薄化。
可选的，请继续参考图6和图7，图7是图6提供的阵列基板的一种平面结构示意图，图7沿用了图2的附图标记。本实施例提供的阵列基板还包括设置在衬底基板10上的多条数据线60，数据线60与第三区域223中的金属氧化物半导体层电连接。可选的，数据线60通过第一过孔61与第三区域223中的金属氧化物半导体层电连接，第一过孔61设置在栅极绝缘层30、氮化硅层40中。需要说明的是，为了清楚的示意本实施例的技术方案，图7中省略了阵列基板的部分结构，本实施例提供的阵列基板的具体的结构请参考图6。本实施例提供的阵列基板中，数据线60用于传输电信号，通常使用金属材料制作，数据线60与第三区域223中的金属氧化物半导体层电连接。本实施例中，第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2，相对于现有技术，无需将第二区域和第三区域对应的栅极绝缘层刻蚀掉，即可降低第二区域和第三区域中的金属氧化物半导体层的电阻。从而使得第三区域中的金属氧化物半导体层可以与数据线直接电连接。本实施例提供的显示面板和显示装置，提升了显示品质，提高了阵列基板的良率。
可选的，请继续参考图6和图7，阵列基板还包括设置在衬底基板10上的公共电极70，公共电极70设置在氮化硅层40背离衬底基板10的一侧。可选的，阵列基板还包括设置在衬底基板10上的第一绝缘层50，第一绝缘层50设置在氮化硅层40背离衬底基板10的一侧；公共电极70设置在第一绝缘层50背离衬底基板10的一侧表面。本实施例中，第一绝缘层50具有平坦化的作用，第一绝缘层50沿着Z方向的厚度通常较大，例如，第一绝缘层50沿着Z方向的厚度大于氮化硅层40的厚度。第一绝缘层50背离衬底基板10的一侧表面较为平坦，有利于设置公共电极70。可选的，数据线60通过第一过孔61与第三区域223中的金属氧化物半导体层电连接，第一过孔61设置在栅极绝缘层30、氮化硅层40和第一绝缘层50中。图6中，以公共电极70为狭缝电极为例进行说明，本实施例对公共电极70的形状不作具体限制。
在一些可选的实施例中，请继续参考图6和图7，数据线60设置在第一绝缘层50背离衬底基板10的一侧表面；阵列基板还包括保护层71，保护层71覆盖数据线60背离衬底基板10的一侧表面。本实施例中，将数据线60设置在第一绝缘层50背离衬底基板10的一侧表面，在后续的工艺制程中，可能会使用气体、显影液等其他的物质，会腐蚀数据线60，造成数据线60出现断线等情况。为了保护数据线60不在后续工艺制程中被损坏，在数据线60背离衬底基板10的一侧表面设置有保护层71，在垂直于衬底基板10的方向上，保护层71覆盖数据线60，其中，垂直于衬底基板10的方向请参考图6中的Z方向。本实施例提供的阵列基板中，在数据线60背离衬底基板10的一侧表面设置了保护层71，可以保护数据线60不被损坏，提高阵列基板的可靠性。可选的，保护层71与公共电极70的材料相同，在制作阵列基板的过程中，可以使用同种材料在同一工艺制程中同时形成保护层71与公共电极70，可以减少阵列基板的制作工艺。
在一些可选的实施例中，请参考图8，图8是本发明实施例提供的又一种阵列基板的剖面结构示意图。图8沿用了图4的附图标记，图8与图4的不同之处在于，本实施例提供的阵列基板还包括设置在衬底基板10上的多条数据线60，数据线60与第三区域223中的金属氧化物半导体层电连接。图8提供的阵列基板中，数据线60设置在氮化硅层40背离衬底基板10的一侧表面。可选的，图8所示的阵列基板还包括缓冲层11，缓冲层11设置在衬底基板10与金属氧化物半导体层22之间。可选的，阵列基板还包括设置在衬底基板10上的公共电极70，公共电极70设置在氮化硅层40背离衬底基板10的一侧。可选的，阵列基板还包括设置在衬底基板10上的第一绝缘层50，第一绝缘层50设置在氮化硅层40背离衬底基板10的一侧；公共电极70设置在第一绝缘层50背离衬底基板10的一侧表面。本实施例中，第一绝缘层50具有平坦化的作用，第一绝缘层50背离衬底基板10的一侧表面较为平坦，有利于设置公共电极70。可选的，数据线60通过第二过孔62与第三区域223中的金属氧化物半导体层电连接，第二过孔62设置在栅极绝缘层30、氮化硅层40和第一绝缘层50中。图8中，以公共电极70为狭缝电极为例进行说明，本实施例对公共电极70的形状不作具体限制。本实施例提供的阵列基板中，将数据线60设置在氮化硅层40背离衬底基板10的一侧表面，并在数据线60上依次设置第一绝缘层50和公共电极70，第一绝缘层50除具有平坦化的作用外，第一绝缘层50覆盖数据线60，可以保护数据线60不在后续工艺制程中受到损害，提高了阵列基板的可靠性。
可选的，请继续参考图8，金属氧化物半导体层22是透明的；阵列基板还包括多个像素电极，第二区域222中的金属氧化物半导体层复用为像素电极。本实施例提供的阵列基板中，由于金属氧化物半导体层22是透明的，且第二区域222中的金属氧化物半导体层的电阻R2较低，因此将第二区域222中的金属氧化物半导体层复用为像素电极。在栅极21的控制下，数据线60将电信号传输至第二区域222中的金属氧化物半导体层、而后电信号经过第一区域221中的金属氧化物半导体层后直接传输至像素电极，无需额外设置薄膜晶体管的源极和漏极，即可将电信号传输至像素电极。本实施例提供的阵列基板中，第二区域222中的金属氧化物半导体层复用为像素电极，可以减少阵列基板中的膜层结构，实现阵列基板的轻薄化。
本领域技术人员应该理解，本申请各实施例中仅以阵列基板中包含一层氮化硅层为例进行说明，但不应该造成对本案的限制。在本申请其他实现方式中，阵列基板中还可以含有多层复合结构的栅极绝缘层和/或多层复合结构的氮化硅层，或者阵列基板包含栅极绝缘层与氮化硅层的多层交替堆叠结构，本申请对此不作限定，只要满足氮化硅层向金属氧化物半导体层的正投影至少覆盖第二区域和第三区域，并且，在垂直于衬底基板的方向上，栅极和第一区域中的金属氧化物半导体层之间不包括氮化硅层的设置方式，都在本申请的保护范围之内。
本发明还提供一种显示面板，包括本发明上述任一实施例提供的阵列基板。请参考图9，图9是本发明实施例提供的一种显示面板的剖面结构示意图。图9所示的显示面板包括本发明上述任一实施例提供的阵列基板100，还包括对置基板200、以及夹持设置在阵列基板100和对置基板200之间的液晶层300。本发明上述任一实施例提供的阵列基板100适用于液晶显示面板，本实施例提供的显示面板为液晶显示面板。本实施例提供的显示面板，具有本发明上述任一实施例提供的阵列基板的有益效果，具体可以参考上述各实施例对于阵列基板的具体说明，本实施例在此不再赘述。
本领域内技术人员也应该理解，本申请实施例提供的显示面板的具体类型可以是液晶显示面板，还可以包括但不限于OLED显示面板、Micro-LED(Micro Light EmittingDiodes，微缩型发光二极管)显示面板或QLED(Quantum Dot Light Emitting Diodes，量子点发光二极管)显示面板等任何使用金属氧化物半导体TFT进行显示驱动，或任何其中包含有金属氧化物半导体TFT的显示面板，本申请对此不做限定。
本发明还提供一种显示装置，包括本发明实施例提供的显示面板。请参考图10，图10是本发明实施例提供的一种显示装置的平面结构示意图。图10所示的显示装置包括本发明实施例提供的显示面板400。图10实施例仅以手机为例，对显示装置进行说明，可以理解的是，本发明实施例提供的显示装置，可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置，本发明对此不作具体限制。本发明实施例提供的显示装置，具有本发明实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于显示面板的具体说明，本实施例在此不再赘述。
本发明还提供一种阵列基板的制造方法，请结合参考图11和图11a-图11i，上述制造方法包括：
步骤S1：提供衬底基板；
具体的，请参考图11a，提供衬底基板10。
步骤S2：在衬底基板上形成缓冲层；
具体的，请参考图11b，在衬底基板10上形成缓冲层11。
步骤S3：在缓冲层上形成金属氧化物半导体薄膜，图案化金属氧化物半导体薄膜，形成金属氧化物半导体层；
具体的，请参考图11c，在缓冲层11上形成金属氧化物半导体薄膜220；请参考图11d，图案化金属氧化物半导体薄膜220，形成金属氧化物半导体层22。其中，可选的，金属氧化物半导体薄膜220的材料包括铟镓锌氧化物、铟锌氧化物、铟锡氧化物、铟锡锌氧化物中的至少一者。
步骤S4：在金属氧化物半导体层上形成栅极绝缘层；
具体的，请参考图11e，在金属氧化物半导体层22上形成栅极绝缘层30。可选的，栅极绝缘层30的材料包括氧化硅。
步骤S5：在栅极绝缘层上形成氮化硅层，图案化氮化硅层形成镂空区；
具体的，请参考图11f，在栅极绝缘层30上形成氮化硅层40；例如，使用等离子体增强化学气相沉积技术制造氮化硅层40，使用硅烷(SiH4)和氨气(NH3)生成氮化硅(SiNx)，其化学式如下：
SiH4+NH3→SiNx+H2 ①
请参考图11g，图案化氮化硅层40形成镂空区41。
步骤S6：在氮化硅层上形成栅极金属层，图案化栅极金属层形成栅极，栅极至少部分形成在镂空区；金属氧化物半导体层包括第一区域、第二区域和第三区域，第二区域和第三区域设置于第一区域相对的两侧；栅极向金属氧化物半导体层的正投影与第一区域重合；栅极绝缘层向金属氧化物半导体层的正投影至少覆盖第一区域、第二区域和第三区域；氮化硅层向金属氧化物半导体层的正投影至少覆盖第二区域和第三区域，并且，在垂直于衬底基板的方向上，栅极和第一区域中的金属氧化物半导体层之间不包括氮化硅层；
具体的，请参考图11h，在氮化硅层40上形成栅极金属层210；形成上述栅极金属层210的材料可以为钼(Mo)、钛(Ti)、铬(Cr)、铝(Al)、铝钕(AlNd)或其组合(即两种以上上述材料的组合)。请参考图11i，图案化栅极金属层210形成栅极21，栅极21至少部分形成在镂空区41。金属氧化物半导体层22包括第一区域221、第二区域222和第三区域223，第二区域222和第三区域223设置于第一区域221相对的两侧；栅极21向金属氧化物半导体层22的正投影与第一区域221重合；栅极绝缘层30向金属氧化物半导体层22的正投影至少覆盖第一区域221、第二区域222和第三区域223；氮化硅层40向金属氧化物半导体层22的正投影至少覆盖第二区域222和第三区域223，并且，在垂直于衬底基板10的方向上，栅极21和第一区域221中的金属氧化物半导体层之间不包括氮化硅层40。其中，垂直于衬底基板10的方向请参考图11i中的Z方向。为了清楚的示意本实施例的技术方案，图3中示意了虚线a，虚线a沿着Z方向延伸。
步骤S7：使用退火炉处理以上步骤得到的基板，使氮化硅层中的氢气对第二区域和第三区域中的金属氧化物半导体层进行处理；第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2。
请继续参考图11i，使用退火炉处理以上步骤得到的基板，使氮化硅层40中的氢气对第二区域222和第三区域223中的金属氧化物半导体层进行处理。具体的，将以上步骤得到的基板放入退火炉中，使氮化硅层40中的氢气析出，金属氧化物半导体与氢气接触后变成导体。由于，氮化硅层40向金属氧化物半导体层22的正投影至少覆盖第二区域222和第三区域223，氮化硅层40中的氢气析出后，通过栅极绝缘层30到达金属氧化物半导体层22，使第二区域222和第三区域223中的金属氧化物半导体层变为导体；由于在垂直于衬底基板10的方向上，栅极21和第一区域221中的金属氧化物半导体层之间不包括氮化硅层40，第一区域221中的金属氧化物半导体层仍为半导体，第一区域221中的金属氧化物半导体层是薄膜晶体管的沟道。第一区域221中的金属氧化物半导体层为半导体，其电阻为R1，第二区域222和第三区域223中的金属氧化物半导体层变成导体，其电阻均为R2，R1＞R2。本实施例中，由于在氮化硅层40设置了镂空区41，且栅极21至少部分位于镂空区41中，因此在垂直于衬底基板10的方向上，栅极21和第一区域221中的金属氧化物半导体层之间不包括氮化硅层40。
本实施例提供的阵列基板的制造方法中，金属氧化物半导体层包括第一区域、第二区域和第三区域，栅极向金属氧化物半导体层的正投影与第一区域重合，栅极绝缘层向金属氧化物半导体层的正投影至少覆盖第一区域、第二区域和第三区域，相对于现有技术，扩大了栅极绝缘层的面积，使栅极和栅极绝缘层在不同的工艺制程中制作形成，降低了栅极绝缘层被过刻、出现镂空区域的概率。并且，在制造过程中，使用退火炉处理基板，使氮化硅层中的氢气析出，金属氧化物半导体与氢气接触后变成导体。从而使得第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2，相对于现有技术，无需将第二区域和第三区域对应的栅极绝缘层刻蚀掉，即可降低第二区域和第三区域中的金属氧化物半导体层的电阻。本实施例提供的阵列基板的制造方法制造的阵列基板，提升了阵列基板的显示品质，提高了阵列基板的良率。
可选的，图11所提供的阵列基板的制造方法中，退火炉的温度为T，T≥300℃。本实施例中，退火炉的温度大于300℃，可以使氮化硅层中的氢气更快的析出，对金属氧化物半导体层进行相应的处理，提高制造阵列基板的效率。
在一些可选的实施例中，请参考图12，图11提供的阵列基板的制造方法还包括：
步骤S8：在栅极上形成第一绝缘层；
具体的，请参考图12a，在栅极21上形成第一绝缘层50。
步骤S9：图案化第一绝缘层、氮化硅层、栅极绝缘层，形成第一过孔；
具体的，请参考图12b，图案化第一绝缘层50、氮化硅层40、栅极绝缘层30，形成第一过孔61。
步骤S10：在第一绝缘层上形成金属层，图案化金属层形成数据线；数据线通过第一过孔与第三区域中的金属氧化物半导体层电连接；
具体的，请参考图12c，在第一绝缘层50上形成金属层600；请参考图12d，图案化金属层600形成数据线60；数据线60通过第一过孔61与第三区域223中的金属氧化物半导体层电连接。
步骤S11：在数据线上形成公共电极层，图案化公共电极层形成公共电极以及保护层，保护层覆盖数据线背离衬底基板的一侧表面。
具体的，请参考图12e，在数据线60上形成公共电极层700；请参考图12f，图案化公共电极层700形成公共电极70以及保护层71，保护层71覆盖数据线60背离衬底基板10的一侧表面。本实施例中，第一绝缘层50具有平坦化的作用，第一绝缘层50背离衬底基板10的一侧表面较为平坦，有利于设置公共电极70。
图12实施例提供的阵列基板的制造方法中，在数据线60背离衬底基板10的一侧表面设置了保护层71，可以保护数据线60不被损坏，提高阵列基板的可靠性。其中，保护层71与公共电极70的材料相同，在制作阵列基板的过程中，使用同种材料在同一工艺制程中同时形成保护层71与公共电极70，可以减少阵列基板的制造工艺。
本发明还提供另一种阵列基板的制造方法，请结合参考图13和图13a-图13h，上述制造方法包括：
步骤S1：提供衬底基板；
具体的，请参考图13a，提供衬底基板10。
步骤S2：在衬底基板上形成缓冲层；
具体的，请参考图13b，在衬底基板10上形成缓冲层11。
步骤S3：在缓冲层上形成金属氧化物半导体薄膜，图案化金属氧化物半导体薄膜，形成金属氧化物半导体层；
具体的，请参考图13c，在缓冲层11上形成金属氧化物半导体薄膜220；请参考图13d，图案化金属氧化物半导体薄膜220，形成金属氧化物半导体层22。其中，可选的，金属氧化物半导体薄膜220的材料包括铟镓锌氧化物、铟锌氧化物、铟锡氧化物、铟锡锌氧化物中的至少一者。
步骤S4：在金属氧化物半导体层上形成栅极绝缘层；
请参考图13e，在金属氧化物半导体层22上形成栅极绝缘层30。可选的，栅极绝缘层30的材料包括氧化硅。
步骤S5：在栅极绝缘层上形成栅极金属层，图案化栅极金属层形成栅极；
请参考图13f，在栅极绝缘层30上形成栅极金属层210；请参考图13g，图案化栅极金属层210形成栅极21。形成上述栅极金属层210的材料可以为钼(Mo)、钛(Ti)、铬(Cr)、铝(Al)、铝钕(AlNd)或其组合(即两种以上上述材料的组合)。
步骤S6：在栅极上形成氮化硅层；金属氧化物半导体层包括第一区域、第二区域和第三区域；第二区域和第三区域设置于第一区域相对的两侧；栅极向金属氧化物半导体层的正投影与第一区域重合；栅极绝缘层向金属氧化物半导体层的正投影至少覆盖第一区域、第二区域和第三区域；氮化硅层向金属氧化物半导体层的正投影至少覆盖第二区域和第三区域，并且，在垂直于衬底基板的方向上，栅极和第一区域中的金属氧化物半导体层之间不包括氮化硅层；
请参考图13h，在栅极21上形成氮化硅层40；例如，使用等离子体增强化学气相沉积技术制造氮化硅层40，使用硅烷(SiH4)和氨气(NH3)生成氮化硅(SiNx)，其化学式如下：
SiH4+NH3→SiNx+H2
金属氧化物半导体层22包括第一区域221、第二区域222和第三区域223，第二区域222和第三区域223设置于第一区域221相对的两侧；栅极21向金属氧化物半导体层22的正投影与第一区域221重合；栅极绝缘层30向金属氧化物半导体层22的正投影至少覆盖第一区域221、第二区域222和第三区域223；氮化硅层40向金属氧化物半导体层22的正投影至少覆盖第二区域222和第三区域223，并且，在垂直于衬底基板10的方向上，栅极21和第一区域221中的金属氧化物半导体层之间不包括氮化硅层40。其中，垂直于衬底基板10的方向请参考图13h中的Z方向。为了清楚的示意本实施例的技术方案，图13h中示意了虚线a，虚线a沿着Z方向延伸。
步骤S7：使用退火炉处理以上步骤得到的基板，使氮化硅层中的氢气对第二区域和第三区域中的金属氧化物半导体层进行处理；第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2。
请继续参考图13h，使用退火炉处理以上步骤得到的基板，使氮化硅层40中的氢气对第二区域222和第三区域223中的金属氧化物半导体层进行处理。具体的，将以上步骤得到的基板放入退火炉中，使氮化硅层40中的氢气析出，金属氧化物半导体与氢气接触后变成导体。由于，氮化硅层40向金属氧化物半导体层22的正投影至少覆盖第二区域222和第三区域223，氮化硅层40中的氢气析出后，通过栅极绝缘层30到达金属氧化物半导体层22，使第二区域222和第三区域223中的金属氧化物半导体层变为导体；由于在垂直于衬底基板10的方向上，栅极21和第一区域221中的金属氧化物半导体层之间不包括氮化硅层40，第一区域221中的金属氧化物半导体层仍为半导体，第一区域221中的金属氧化物半导体层是薄膜晶体管的沟道。第一区域221中的金属氧化物半导体层为半导体，其电阻为R1，第二区域222和第三区域223中的金属氧化物半导体层变成导体，其电阻均为R2，R1＞R2。本实施例中，由于氮化硅层40设置了凹槽区42，氮化硅层40覆盖了栅极21，且栅极21至少部分位于凹槽区42中，因此在垂直于衬底基板10的方向上，栅极21和第一区域221中的金属氧化物半导体层之间不包括氮化硅层40。
本实施例提供的阵列基板的制造方法中，金属氧化物半导体层包括第一区域、第二区域和第三区域，栅极向金属氧化物半导体层的正投影与第一区域重合，栅极绝缘层向金属氧化物半导体层的正投影至少覆盖第一区域、第二区域和第三区域，相对于现有技术，扩大了栅极绝缘层的面积，使栅极和栅极绝缘层在不同的工艺制程中制作形成，降低了栅极绝缘层被过刻、出现镂空区域的概率。并且，在制造过程中，使用退火炉处理基板，使氮化硅层中的氢气析出，金属氧化物半导体与氢气接触后变成导体。从而使得第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2，相对于现有技术，无需将第二区域和第三区域对应的栅极绝缘层刻蚀掉，即可降低第二区域和第三区域中的金属氧化物半导体层的电阻。本实施例提供的阵列基板的制造方法制造的阵列基板，提升了阵列基板的显示品质，提高了阵列基板的良率。
可选的，图13所提供的阵列基板的制造方法中，退火炉的温度为T，T≥300℃。本实施例中，退火炉的温度大于300℃，可以使氮化硅层中的氢气更快的析出，对金属氧化物半导体层进行相应的处理，提高制造阵列基板的效率。
在一些可选的实施例中，请参考图14，图13提供的阵列基板的制造方法还包括：
步骤S8：图案化氮化硅层、栅极绝缘层，形成第二过孔；
请参考图14a，图案化氮化硅层40、栅极绝缘层30，形成第二过孔62。
步骤S9：在氮化硅层上形成金属层，图案化金属层形成数据线；数据线通过第二过孔与第三区域中的金属氧化物半导体层电连接；
请参考图14b，在氮化硅层40上形成金属层600；请参考图14c，图案化金属层600形成数据线60；数据线60通过第二过孔62与第三区域223中的金属氧化物半导体层电连接。
步骤S10：在数据线上形成第一绝缘层；
请参考图14d，在数据线60上形成第一绝缘层50。
步骤S11：在第一绝缘层上形成公共电极层，图案化公共电极层形成公共电极。
请参考图14e，在第一绝缘层50上形成公共电极层700；请参考图14f，图案化公共电极层700形成公共电极70。本实施例中，第一绝缘层50具有平坦化的作用，第一绝缘层50背离衬底基板10的一侧表面较为平坦，有利于设置公共电极70。
图14实施例提供的阵列基板的制造方法中，将数据线60设置在氮化硅层40背离衬底基板10的一侧表面，并在数据线60上依次设置第一绝缘层50和公共电极70，第一绝缘层50除具有平坦化的作用外，第一绝缘层50覆盖数据线60，可以保护数据线60不在后续工艺制程中受到损害，提高了阵列基板的可靠性。
可以理解的是，在上述阵列基板的制作过程中采用的图案化工艺可以是湿法刻蚀或者干法刻蚀。当采用湿法刻蚀时，可以针对阵列基板中形成各层的材料等的不同，采用不同的刻蚀液。当采用干法刻蚀时，可以针对阵列基板中形成各层的材料的不同，采用不同的刻蚀气体。本领域的技术人员可以理解，针对上述阵列基板种形成各层结构的材料等的不同，可以选择不同的刻蚀液或刻蚀气体，这里不再赘述。
与现有技术相比，本发明提供的阵列基板、阵列基板的制造方法、显示面板和显示装置，至少实现了如下的有益效果：
本发明提供的阵列基板、阵列基板的制造方法、显示面板和显示装置中，提供了一种顶栅型的薄膜晶体管，栅极设置在金属氧化物半导体层背离衬底基板的一侧，栅极和金属氧化物半导体层之间设置有栅极绝缘层。金属氧化物半导体层包括第一区域、第二区域和第三区域，栅极向金属氧化物半导体层的正投影与第一区域重合，栅极绝缘层向金属氧化物半导体层的正投影至少覆盖第一区域、第二区域和第三区域，相对于现有技术，扩大了栅极绝缘层的面积，使栅极和栅极绝缘层在不同的工艺制程中制作形成，降低了栅极绝缘层被过刻、出现镂空区域的概率。并且，第一区域中的金属氧化物半导体层的电阻为R1，第二区域和第三区域中的金属氧化物半导体层的电阻均为R2，R1＞R2，相对于现有技术，无需将第二区域和第三区域对应的栅极绝缘层刻蚀掉，即可降低第二区域和第三区域中的金属氧化物半导体层的电阻。本发明提供的阵列基板、阵列基板的制造方法、显示面板和显示装置，提升了显示品质，提高了阵列基板的良率。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (17)
1.一种阵列基板，其特征在于，包括：
衬底基板；
设置在所述衬底基板上的多个薄膜晶体管，所述薄膜晶体管包括栅极和金属氧化物半导体层，所述栅极设置在所述金属氧化物半导体层背离所述衬底基板的一侧；
设置在所述衬底基板上的栅极绝缘层和氮化硅层，所述栅极绝缘层夹持设置在所述栅极和所述金属氧化物半导体层之间，所述氮化硅层设置在所述栅极绝缘层背离所述衬底基板的一侧；
所述金属氧化物半导体层包括第一区域、第二区域和第三区域，所述第二区域和所述第三区域设置于所述第一区域相对的两侧；所述栅极向所述金属氧化物半导体层的正投影与所述第一区域重合；所述栅极绝缘层向所述金属氧化物半导体层的正投影至少覆盖所述第一区域、所述第二区域和所述第三区域；所述氮化硅层向所述金属氧化物半导体层的正投影至少覆盖所述第二区域和所述第三区域，并且，在垂直于所述衬底基板的方向上，所述栅极和所述第一区域中的金属氧化物半导体层之间不包括所述氮化硅层；所述氮化硅层包括镂空区，所述镂空区贯穿所述氮化硅层，所述栅极位于所述镂空区，在垂直于衬底基板的方向上，所述栅极的厚度大于所述氮化硅层的厚度；所述氮化硅层用于向所述第二区域和所述第三区域提供氢气，使所述第二区域和所述第三区域变为导体；
所述第一区域中的金属氧化物半导体层的电阻为R1，所述第二区域或所述第三区域中的金属氧化物半导体层的电阻为R2，R1＞R2。
2.根据权利要求1所述的阵列基板，其特征在于，
所述金属氧化物半导体层的材料包括铟镓锌氧化物、铟锌氧化物、铟锡氧化物、铟锡锌氧化物中的至少一者。
3.根据权利要求1所述的阵列基板，其特征在于，
所述金属氧化物半导体层是透明的；
所述阵列基板还包括多个像素电极，所述第二区域中的金属氧化物半导体层复用为所述像素电极。
4.根据权利要求1所述的阵列基板，其特征在于，
所述阵列基板还包括设置在所述衬底基板上的多条数据线，所述数据线与所述第三区域中的金属氧化物半导体层电连接。
5.根据权利要求4所述的阵列基板，其特征在于，
所述阵列基板还包括设置在所述衬底基板上的公共电极，所述公共电极设置在所述氮化硅层背离所述衬底基板的一侧。
6.根据权利要求5所述的阵列基板，其特征在于，
所述阵列基板还包括设置在所述衬底基板上的第一绝缘层，所述第一绝缘层设置在所述氮化硅层背离所述衬底基板的一侧；
所述公共电极设置在所述第一绝缘层背离所述衬底基板的一侧表面。
7.根据权利要求6所述的阵列基板，其特征在于，
所述数据线设置在所述第一绝缘层背离所述衬底基板的一侧表面；所述阵列基板还包括保护层，所述保护层覆盖所述数据线背离所述衬底基板的一侧表面。
8.根据权利要求7所述的阵列基板，其特征在于，所述保护层与所述公共电极的材料相同。
9.根据权利要求4所述的阵列基板，其特征在于，所述数据线设置在所述氮化硅层背离所述衬底基板的一侧表面。
10.一种显示面板，其特征在于，包括如权利要求1-9任一项所述的阵列基板。
11.一种显示装置，其特征在于，包括如权利要求10所述的显示面板。
12.一种阵列基板的制造方法，其特征在于，包括：
提供衬底基板；
在所述衬底基板上形成缓冲层；
在所述缓冲层上形成金属氧化物半导体薄膜，图案化所述金属氧化物半导体薄膜，形成金属氧化物半导体层；
在所述金属氧化物半导体层上形成栅极绝缘层；
在所述栅极绝缘层上形成氮化硅层，图案化所述氮化硅层形成镂空区；
在所述氮化硅层上形成栅极金属层，图案化所述栅极金属层形成栅极，所述栅极至少部分形成在所述镂空区；所述金属氧化物半导体层包括第一区域、第二区域和第三区域，所述第二区域和所述第三区域设置于所述第一区域相对的两侧；所述栅极向所述金属氧化物半导体层的正投影与所述第一区域重合；所述栅极绝缘层向所述金属氧化物半导体层的正投影至少覆盖所述第一区域、所述第二区域和所述第三区域；所述氮化硅层向所述金属氧化物半导体层的正投影至少覆盖所述第二区域和所述第三区域，并且，在垂直于所述衬底基板的方向上，所述栅极和所述第一区域中的金属氧化物半导体层之间不包括所述氮化硅层；
使用退火炉处理以上步骤得到的基板，使氮化硅层中的氢气对所述第二区域和所述第三区域中的金属氧化物半导体层进行处理；所述第一区域中的金属氧化物半导体层的电阻为R1，所述第二区域或所述第三区域中的金属氧化物半导体层的电阻为R2，R1＞R2。
13.根据权利要求12所述的阵列基板的制造方法，其特征在于，
所述退火炉的温度为T，T≥300℃。
14.根据权利要求12所述的阵列基板的制造方法，其特征在于，还包括：
在所述栅极上形成第一绝缘层；
图案化所述第一绝缘层、所述氮化硅层、所述栅极绝缘层，形成第一过孔；
在所述第一绝缘层上形成金属层，图案化所述金属层形成数据线；所述数据线通过所述第一过孔与所述第三区域中的金属氧化物半导体层电连接；
在所述数据线上形成公共电极层，图案化所述公共电极层形成公共电极以及保护层，所述保护层覆盖所述数据线背离所述衬底基板的一侧表面。
15.一种阵列基板的制造方法，其特征在于，包括：
提供衬底基板；
在所述衬底基板上形成缓冲层；
在所述缓冲层上形成金属氧化物半导体薄膜，图案化所述金属氧化物半导体薄膜，形成金属氧化物半导体层；
在所述金属氧化物半导体层上形成栅极绝缘层；
在所述栅极绝缘层上形成栅极金属层，图案化所述栅极金属层形成栅极；
在所述栅极上形成氮化硅层；所述金属氧化物半导体层包括第一区域、第二区域和第三区域；所述第二区域和所述第三区域设置于所述第一区域相对的两侧；所述栅极向所述金属氧化物半导体层的正投影与所述第一区域重合；所述栅极绝缘层向所述金属氧化物半导体层的正投影至少覆盖所述第一区域、所述第二区域和所述第三区域；所述氮化硅层向所述金属氧化物半导体层的正投影至少覆盖所述第二区域和所述第三区域，并且，在垂直于所述衬底基板的方向上，所述栅极和所述第一区域中的金属氧化物半导体层之间不包括所述氮化硅层；
使用退火炉处理以上步骤得到的基板，使氮化硅层中的氢气对所述第二区域和所述第三区域中的金属氧化物半导体层进行处理；所述第一区域中的金属氧化物半导体层的电阻为R1，所述第二区域或所述第三区域中的金属氧化物半导体层的电阻为R2，R1＞R2。
16.根据权利要求15所述的阵列基板的制造方法，其特征在于，
所述退火炉的温度为T，T≥300℃。
17.根据权利要求15所述的阵列基板的制造方法，其特征在于，还包括：
图案化所述氮化硅层、所述栅极绝缘层，形成第二过孔；
在所述氮化硅层上形成金属层，图案化所述金属层形成数据线；所述数据线通过所述第二过孔与所述第三区域中的金属氧化物半导体层电连接；
在所述数据线上形成第一绝缘层；
在所述第一绝缘层上形成公共电极层，图案化所述公共电极层形成公共电极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710601949.0A CN107248516B (zh) | 2017-07-21 | 2017-07-21 | 阵列基板、阵列基板的制造方法、显示面板和显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710601949.0A CN107248516B (zh) | 2017-07-21 | 2017-07-21 | 阵列基板、阵列基板的制造方法、显示面板和显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107248516A CN107248516A (zh) | 2017-10-13 |
| CN107248516B true CN107248516B (zh) | 2020-04-03 |
Family
ID=60015449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710601949.0A Active CN107248516B (zh) | 2017-07-21 | 2017-07-21 | 阵列基板、阵列基板的制造方法、显示面板和显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107248516B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107644880B (zh) | 2017-10-19 | 2020-04-14 | 京东方科技集团股份有限公司 | 氧化物薄膜晶体管显示基板及其制作方法、显示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102122672A (zh) * | 2010-12-09 | 2011-07-13 | 友达光电股份有限公司 | 氧化物半导体薄膜晶体管及其制作方法 |
| CN103178057A (zh) * | 2011-12-20 | 2013-06-26 | 索尼公司 | 显示器及电子单元 |
| CN106898551A (zh) * | 2015-12-21 | 2017-06-27 | 三星显示有限公司 | 制造薄膜晶体管的方法、薄膜晶体管基板和平板显示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7166525B2 (en) * | 2004-01-15 | 2007-01-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | High temperature hydrogen annealing of a gate insulator layer to increase etching selectivity between conductive gate structure and gate insulator layer |
-
2017
- 2017-07-21 CN CN201710601949.0A patent/CN107248516B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102122672A (zh) * | 2010-12-09 | 2011-07-13 | 友达光电股份有限公司 | 氧化物半导体薄膜晶体管及其制作方法 |
| CN103178057A (zh) * | 2011-12-20 | 2013-06-26 | 索尼公司 | 显示器及电子单元 |
| CN106898551A (zh) * | 2015-12-21 | 2017-06-27 | 三星显示有限公司 | 制造薄膜晶体管的方法、薄膜晶体管基板和平板显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107248516A (zh) | 2017-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107170764B (zh) | 阵列基板、阵列基板的制造方法、显示面板和显示装置 | |
| US8829511B2 (en) | Hybrid thin film transistor, manufacturing method thereof and display panel having the same | |
| US20160291750A1 (en) | Array substrate and liquid crystal display panel | |
| US11437411B2 (en) | Thin film transistor drive backplane and micro-light emitting diode display | |
| CN111415948B (zh) | 阵列基板、显示面板、显示装置及阵列基板的制备方法 | |
| US10964790B1 (en) | TFT substrate and manufacturing method thereof | |
| US10622483B2 (en) | Thin film transistor, array substrate and display device | |
| US10998342B2 (en) | Array substrate and manufacturing method thereof | |
| US20170170330A1 (en) | Thin film transistors (tfts), manufacturing methods of tfts, and display devices | |
| US10411039B2 (en) | Semiconductor device, display device, and method for manufacturing the same | |
| EP3457441B1 (en) | Thin film transistor and manufacturing method therefor, array substrate and manufacturing method therefor, and display apparatus | |
| US9406701B2 (en) | Array substrate and method for fabricating the same, and display device | |
| US9553176B2 (en) | Semiconductor device, capacitor, TFT with improved stability of the active layer and method of manufacturing the same | |
| CN105070726B (zh) | 薄膜晶体管以及像素结构 | |
| US8883572B2 (en) | Manufacturing method of low temperature poly-silicon TFT array substrate | |
| US9741861B2 (en) | Display device and method for manufacturing the same | |
| CN107248516B (zh) | 阵列基板、阵列基板的制造方法、显示面板和显示装置 | |
| TW201503374A (zh) | 氧化物半導體薄膜電晶體 | |
| TWI726348B (zh) | 半導體基板 | |
| TWI518430B (zh) | 顯示面板及應用其之顯示裝置 | |
| CN105552086A (zh) | 光感测装置及其制造方法 | |
| CN202721128U (zh) | 薄膜晶体管基板 | |
| CN112289813B (zh) | 阵列基板、显示面板及显示装置 | |
| JP2015056566A (ja) | 薄膜トランジスタ、表示装置用電極基板およびそれらの製造方法 | |
| CN114402430A (zh) | 阵列基板及制作方法、显示面板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |