CN107240593A - 一种堆叠式全局曝光像素单元结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 46
- 238000010276 construction Methods 0.000 title claims abstract description 28
- 230000001413 cellular effect Effects 0.000 title claims abstract description 24
- 239000010410 layer Substances 0.000 claims abstract description 268
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 83
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 83
- 239000010703 silicon Substances 0.000 claims abstract description 83
- 239000012790 adhesive layer Substances 0.000 claims abstract description 79
- 239000003990 capacitor Substances 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims description 90
- 239000002184 metal Substances 0.000 claims description 90
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 238000001259 photo etching Methods 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 9
- 238000002360 preparation method Methods 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 150000002739 metals Chemical class 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims description 6
- 238000000926 separation method Methods 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 5
- 239000010931 gold Substances 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 239000005997 Calcium carbide Substances 0.000 claims description 4
- CLZWAWBPWVRRGI-UHFFFAOYSA-N tert-butyl 2-[2-[2-[2-[bis[2-[(2-methylpropan-2-yl)oxy]-2-oxoethyl]amino]-5-bromophenoxy]ethoxy]-4-methyl-n-[2-[(2-methylpropan-2-yl)oxy]-2-oxoethyl]anilino]acetate Chemical compound CC1=CC=C(N(CC(=O)OC(C)(C)C)CC(=O)OC(C)(C)C)C(OCCOC=2C(=CC=C(Br)C=2)N(CC(=O)OC(C)(C)C)CC(=O)OC(C)(C)C)=C1 CLZWAWBPWVRRGI-UHFFFAOYSA-N 0.000 claims description 4
- 238000012546 transfer Methods 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 238000011946 reduction process Methods 0.000 claims description 3
- 239000003292 glue Substances 0.000 claims 1
- 238000000227 grinding Methods 0.000 claims 1
- 238000003860 storage Methods 0.000 abstract description 18
- 230000035945 sensitivity Effects 0.000 abstract description 7
- 239000007769 metal material Substances 0.000 abstract description 4
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 40
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005622 photoelectricity Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000024241 parasitism Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1464—Back illuminated imager structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14634—Assemblies, i.e. Hybrid structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/1469—Assemblies, i.e. hybrid integration
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
本发明公开了一种堆叠式全局曝光像素单元结构及其形成方法，通过在堆叠的第一芯片和第二芯片的顶层介质层和粘合层中利用顶层金属形成电容的下极板和上极板，以取代原有位于第一芯片硅衬底中的MOS电容，而电容介质层也可使用高介电常数制作，因此可大幅增加电容的有效面积，从而增加全局曝光像素单元的存储电容值，并有效降低读出噪声；同时，通过使用不透光的顶层金属材料制作电容下极板作为遮光结构，可避免穿透硅衬底和后道介质层的入射光线对电容存储信号造成影响；此外，由于无需再在第一芯片的硅衬底中形成MOS电容结构，因而光电二极管的感光区域可以增加至原来MOS电容占据的位置，从而提高了像素单元的灵敏度。
Description
技术领域
本发明涉及图像传感器领域，特别是涉及一种使用背照工艺的堆叠式CMOS图像传感器全局曝光像素单元的结构及其形成方法。
背景技术
图像传感器是指将光信号转换为电信号的装置，通常大规模商用的图像传感器芯片包括电荷耦合器件(CCD)和互补金属氧化物半导体(CMOS)图像传感器芯片两大类。
CMOS图像传感器和传统的CCD传感器相比具有低功耗、低成本以及与CMOS工艺兼容等特点，因此得到越来越广泛的应用。现在CMOS图像传感器不仅用于微型数码相机(DSC)、手机摄像头、摄像机和数码单反(DSLR)等消费电子领域，而且在汽车电子、监控、生物技术和医学等领域也得到了广泛的应用。
为了监控高速物体，CMOS图像传感器需要使用全局曝光的像素单元，全局曝光式电子快门的每一行在同一时间曝光，然后同时将电荷信号存储在像素单元的存储电容节点上，最后将存储节点的信号逐行输出。由于所有行在同一时间进行曝光，所以不会造成拖影现象。
在实际应用中，根据每个像素单元使用晶体管的数目，全局曝光像素单元有4T、5T、6T、8T和12T等。虽然各种像素单元中的晶体管数目不同，但它们对其中的存储电容的防漏光要求是相同的。
请参阅图1，图1是现有的一种8T全局曝光像素单元的电路结构。如图1所示，以8T全局曝光像素单元为例，电荷存储节点就是其中的MOS电容C1和C2。存储节点的光源寄生响应是指存储节点电容对入射光的寄生响应。对于像素单元而言，入射到像素单元表面的光线如果入射到存储节点C1和C2上，存储节点C1和C2在入射光的照射下，也可以像光电二极管一样产生光电响应。由于入射光的照射而在存储节点C1和C2上产生的电荷，会影响原来存储在上面的由光电二极管产生的电压信号，因而造成了信号的失真。
由于手机、笔记本电脑等便携式设备的普及，需要的管芯越来越小型化，但功能却越来越复杂和全面。为了满足在一定的芯片面积内实现复杂功能的要求，我们可以采用堆叠式芯片结构，即通过硅片之间的键合、减薄和划片等工艺将不同功能的芯片堆叠在一起。这样就可以在不增加芯片面积的情况下将不同功能的芯片组合在一起。芯片堆叠技术可以同时节约芯片的面积和提高性能，这种将两种或两种以上芯片堆叠在一起的技术也就是3D(Three Dimension)堆叠芯片技术。
以CMOS图像传感器芯片为例，其通常包括用于感光的图像传感器阵列以及信号控制、读出和处理等逻辑电路。使用3D堆叠芯片技术，我们可以在一块芯片上形成用于感光的像素单元阵列结构，而在另一块芯片上形成信号控制、读出和处理电路；然后，将这两种不同的芯片通过混合式键合工艺堆叠在一起，形成一块完整的CMOS图像传感器芯片。全局曝光像素单元和堆叠式芯片技术相结合，可以在较小的芯片面积上实现全局曝光的功能，是CMOS图像传感器未来应用的一个重要方向。
由于使用堆叠式结构，入射光线必须从硅衬底进入感光阵列，因此堆叠式全局曝光像元必须同时使用背照式工艺。
请参阅图2，图2是传统的使用背照堆叠式工艺的一种全局像素单元结构示意图。如图2所示，位于堆叠式全局像素单元结构上部的第一芯片100为图像传感器的感光阵列芯片，位于结构下部的第二芯片200是信号控制、读出和处理电路芯片。在第二芯片的硅衬底204上形成有数字和模拟电路晶体管205，以及形成于介质层203中的互连层202。第一芯片和第二芯片之间通过最顶层的金属压焊点107、201、并使用混合式键合的方式实现连接。入射光线(如图示斜向下的虚线箭头所指)从第一芯片背面的硅衬底103进入光电二极管感光区域102。
上述图1中的电荷存储节点，就是图2位于第一芯片中的MOS电容104-106。CMOS工艺中的MOS存储电容通常包括MOS常规电容和MOS变容电容；MOS电容按照掺杂类型又可以分为N型和P型两种结构。以MOS变容电容为例，图2中的MOS电容104-106为一个在P型硅衬底103上形成的两端器件。其中，电容上极板106为N型多晶，电容下极板104为N型掺杂区，在上、下极板之间是电容介质层105。
为了减小存储节点的光源寄生响应，当采用传统的前照式非堆叠工艺时，在存储节点上面可以使用完全不透光的金属屏蔽层来防止入射光线的影响，因此入射光不会造成电容上存储信号的失真。但在使用堆叠式工艺时，全局曝光像素单元中需要使用背照式工艺，即光线是从硅片的背面进入感光区域。如图2所示，有一定入射角度的入射光仅在用于像素单元之间防止串扰的金属隔离101上被反射(如图示斜向上的虚线箭头所指)，由于电容下极板的周边区域为硅衬底，而硅衬底是透光的，因此有部分光线还是会通过硅衬底入射到存储电容即MOS电容的下极板，影响MOS电容上存储的电荷信号，从而造成存储信号失真。
此外，由于MOS电容的下极板104和用于像素单元感光的光电二极管102同时位于第一芯片的硅衬底103中，为了保证像素单元的灵敏度，我们希望尽量增加感光区域即光电二极管的面积，因此MOS电容的面积受到光电二极管的限制，即MOS电容的电容值受到了限制，也就是无法有效减小像素单元的读出噪声。同时，光电二极管的面积也受到电容下极板的限制，下极板占据的硅衬底部分无法用于感光，影响了像素单元的灵敏度。
因此，需要设计一种在使用背照工艺的堆叠式全局像素单元中，既能避免入射光对全局像元存储电容中电荷信号产生影响，同时又能增加存储电容电容值和提高像素单元灵敏度的全局像素单元新结构及其形成方法。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种堆叠式全局曝光像素单元结构及其形成方法。
为实现上述目的，本发明的技术方案如下：
一种堆叠式全局曝光像素单元结构，包括在竖直方向上下排布的第一芯片和第二芯片；
所述第一芯片设置于第一硅衬底上，其包括：
所述第一硅衬底正面从上往下依次设置的各像素单元的光电二极管、位于第一硅衬底正面表面的第一后道介质层、位于第一后道介质层下方的第一顶层介质层、位于第一顶层介质层下方的第一粘合层；
设于第一后道介质层的第一后道金属互连层、第一通孔，设于第一顶层介质层和第一粘合层的第一金属键合点，第一金属键合点通过第一通孔连接第一后道金属互连层，所述第一金属键合点的底部表面与第一粘合层的底部表面平齐；
水平设于每个光电二极管下方第一顶层介质层和第一粘合层的电容下极板，电容下极板的下表面高于第一粘合层的底部表面；
所述第一硅衬底背面设置的金属隔离结构，所述金属隔离结构位于各像素单元之间，并在各光电二极管上方形成开口；
所述第二芯片设置于第二硅衬底上，其包括：
所述第二硅衬底正面从下往上依次设置的各像素单元的信号控制、读出和处理电路、位于第二硅衬底正面表面的第二后道介质层、位于第二后道介质层上方的第二顶层介质层、位于第二顶层介质层上方的第二粘合层；
设于第二后道介质层的第二后道金属互连层、第二通孔，设于第二顶层介质层和第二粘合层的第二金属键合点，第二金属键合点通过第二通孔连接第二后道金属互连层，所述第二金属键合点的顶部表面与第二粘合层的顶部表面平齐；
水平设于第二顶层介质层、第二粘合层并与上方每个电容下极板一一对应的电容上极板，电容上极板的上表面低于第二粘合层的顶部表面；
电容下极板与电容上极板之间的空间充满电容介质层；
所述第一金属键合点的底部表面与第二金属键合点的顶部表面相连接，所述电容下极板的下表面与电容上极板的上表面通过电容介质层相连接；所述第一粘合层的底部表面与第二粘合层的顶部表面相连接。
优选地，所述电容介质层由设于电容下极板下表面以下的第一电容介质层和设于电容上极板上表面以上的第二电容介质层粘合形成。
优选地，所述第一电容介质层与第二电容介质层材料相同。
优选地，所述电容下极板与电容上极板的边界相对齐。
优选地，所述电容介质层材料为氮化硅或氮氧化硅。
一种上述的堆叠式全局曝光像素单元结构的形成方法，包括第一芯片、第二芯片的制备及连接；其中，
所述第一芯片的制备包括：
提供一第一硅衬底，在所述第一硅衬底上使用常规的CMOS前道制造工艺形成构成像素单元结构的光电二极管、传输晶体管栅极结构；
在所述第一硅衬底表面形成第一后道介质层，使用后道制造工艺在所述第一后道介质层中形成第一通孔、第一后道金属互连层结构；
在所述第一后道介质层上依次形成第一顶层介质层和第一粘合层，然后在第一顶层介质层和第一粘合层中通过大马士革工艺形成第一顶层金属图形，第一顶层金属图形包括用于形成电容的电容下极板部分和用于后续芯片之间键合的第一金属键合点部分；
通过光刻和刻蚀工艺，将电容下极板区域的第一顶层金属层上的部分金属去除，形成第一金属凹陷；
在第一粘合层表面进行第一电容介质层介质的全片淀积，并使淀积的第一电容介质层介质将第一金属凹陷完全填充；
通过光刻和刻蚀工艺，将第一金属凹陷以外区域的第一电容介质层介质去除；
所述第二芯片的制备包括：
提供一第二硅衬底，在所述第二硅衬底上使用前道制造工艺形成各像素单元的信号控制、读出和处理电路，包括形成浅槽隔离、数字和模拟电路晶体管结构；
在所述第二硅衬底表面形成第二后道介质层，使用后道制造工艺在所述第二后道介质层中形成第二通孔、第二后道金属互连层；
在所述第二后道介质层上依次形成第二顶层介质层和第二粘合层，然后在第二顶层介质层和第二粘合层中通过大马士革工艺形成第二顶层金属图形，第二顶层金属图形包括用于形成电容的电容上极板部分和用于后续芯片之间键合的第二金属键合点部分；
通过光刻和刻蚀工艺，将电容上极板区域的第二顶层金属层上的部分金属去除，形成第二金属凹陷；
在第二粘合层表面进行第二电容介质层介质的全片淀积，并使淀积的第二电容介质层介质将第二金属凹陷完全填充；
通过光刻和刻蚀工艺，将第二金属凹陷以外区域的第二电容介质层介质去除；
将上述第一芯片的第一粘合层表面与第二芯片的第二粘合层表面相对，并使第一金属键合点图形与第二金属键合点图形对准，以及使电容下极板图形与电容上极板图形对准，然后，进行第一芯片、第二芯片的堆叠和退火，分别通过第一粘合层和第二粘合层、第一金属键合点和第二金属键合点、第一电容介质层和第二电容介质层将第一芯片和第二芯片粘合在一起，并形成第一芯片与第二芯片之间的电连接；其中，第一电容介质层和第二电容介质层在粘合后，形成填充于电容下极板与电容上极板之间的电容介质层；
最后，在第一硅衬底背面全片淀积隔离层金属，然后通过光刻和刻蚀工艺，形成像素单元之间的金属隔离结构。
优选地，所述第一粘合层、第二粘合层由氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其组合形成的复合结构构成。
优选地，通过干法刻蚀或湿法腐蚀，去除第一顶层金属层、第二顶层金属层上的部分金属。
优选地，在第一粘合层/第二粘合层表面使用化学气相淀积工艺进行第一电容介质层/第二电容介质层介质的全片淀积，并使淀积的第一电容介质层/第二电容介质层厚度和第一金属凹陷/第二金属凹陷的深度相同，以将第一金属凹陷/第二金属凹陷完全填充。
优选地，在第一硅衬底背面全片淀积隔离层金属之前，还包括先使用背照式工艺的硅衬底减薄工艺，通过研磨将第一芯片的第一硅衬底背面减薄至需要的厚度。
从上述技术方案可以看出，本发明通过采用背照工艺和3D堆叠方式，在第一芯片和第二芯片的顶层介质层和粘合层中利用顶层金属形成电容的下极板和上极板，并通过混合式键合工艺将电容下极板和上极板之间的电容介质层粘合形成金属间电容，以取代原有位于第一芯片硅衬底中的MOS电容，使电容的面积可以占据除了用于第一芯片和第二芯片连接的正常金属键合点以外的全部区域，而电容介质层也可使用高介电常数制作，因此可以大幅增加电容的有效面积，从而增加了全局曝光像素单元的存储电容值，并有效降低了读出噪声；同时，由于电容下极板使用了不透光的顶层金属材料，因而避免了穿透硅衬底和后道介质层的入射光线对电容存储信号的影响；此外，由于无需再在第一芯片的硅衬底中形成MOS电容结构，因而光电二极管的感光区域可以增加至原来MOS电容占据的位置，从而提高了像素单元的灵敏度。
附图说明
图1是现有的一种8T全局曝光像素单元的电路结构；
图2是传统的使用背照堆叠式工艺的一种全局像素单元结构示意图；
图3是本发明一较佳实施例的一种堆叠式全局曝光像素单元结构示意图；
图4-图11是根据本发明一较佳实施例的一种堆叠式全局曝光像素单元结构的形成方法制备全局像素单元结构时的工艺步骤示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图3，图3是本发明一较佳实施例的一种堆叠式全局曝光像素单元结构示意图。如图3所示，本发明的一种堆叠式全局曝光像素单元结构，包括以堆叠方式在竖直方向上进行上、下排布的第一芯片300和第二芯片400，形成本发明具有3D立体结构的堆叠式全局曝光像素单元结构。
请参阅图3。位于堆叠结构上方的所述第一芯片300设置于第一硅衬底302上。在第一芯片中，从所述第一硅衬底302正面从上往下依次设置有各像素单元的光电二极管303、位于第一硅衬底正面表面的第一后道介质层305、位于第一后道介质层下方的第一顶层介质层310、位于第一顶层介质层下方的第一粘合层311。在第一硅衬底表面还可设置有构成像素单元结构的传输晶体管栅极304结构。
在上述的第一后道介质层305中设置有第一后道金属互连层306、第一通孔307。第一后道金属互连层可根据需要设置多层，各层之间可通过第一通孔进行连接。在第一顶层介质层和第一粘合层中设置有第一金属键合点309；第一金属键合点309通过第一通孔307连接第一后道金属互连层306，第一后道金属互连层306再连接第一芯片300中各像素单元的对应电路。
所述第一金属键合点的底部表面与第一粘合层的底部表面相平齐，以利于与第二芯片进行粘合。
在每个光电二极管下方的第一顶层介质层和第一粘合层中都水平设置有一个电容下极板308。各电容下极板的下表面高于第一粘合层的底部表面(即沿第一粘合层的底部表面向其内部凹陷进去)。
在所述第一硅衬底302的背面设置有金属隔离301结构。所述金属隔离301结构位于各像素单元之间，并在各光电二极管303上方形成开口，以便引导光线从该开口进入并照射至所述光电二极管。
请继续参阅图3。位于堆叠结构下方的所述第二芯片400设置于第二硅衬底405上。在第二芯片中，从所述第二硅衬底405正面从下往上依次设置有各像素单元的信号控制、读出和处理电路、位于第二硅衬底正面表面的第二后道介质层402、位于第二后道介质层上方的第二顶层介质层409、位于第二顶层介质层上方的第二粘合层410。其中，各像素单元的信号控制、读出和处理电路中可包括数字和模拟电路晶体管407等结构，并以浅槽隔离406结构进行电性隔绝。
在第二后道介质层402中设置有第二后道金属互连层403、第二通孔404。第二后道金属互连层可根据需要设置多层，各层之间可通过第二通孔进行连接。在第二顶层介质层和第二粘合层中设置有第二金属键合点408；第二金属键合点408通过第二通孔404连接第二后道金属互连层403，第二后道金属互连层403再连接第二芯片400中各像素单元的对应电路。所述第二金属键合点的顶部表面与第二粘合层的顶部表面平齐，以利于与第一芯片进行粘合。
在第二顶层介质层、第二粘合层中水平设有与上方每个电容下极板308一一对应的电容上极板401。各电容上极板的上表面低于第二粘合层的顶部表面(即沿第二粘合层的顶部表面向其内部凹陷进去)。
请参阅图3。在电容下极板308与电容上极板401之间的空间、即由电容下极板的下表面沿第一粘合层的底部表面向其内部凹陷进去以及电容上极板的上表面沿第二粘合层的顶部表面向其内部凹陷进去所形成的间隙充满了电容介质层312、411。
所述电容介质层可由设于电容下极板下表面以下的凹陷中的第一电容介质层312和设于电容上极板上表面以上的凹陷中的第二电容介质层411粘合形成。并且，可采用例如氮化硅或氮氧化硅等高介电常数材料作为电容介质层，由于使用高介电常数材料为电容的介质层，因此电容值可以得到有效提高。所述第一电容介质层与第二电容介质层可采用相同的材料进行粘合。
所述电容下极板与电容上极板的边界相对齐，并共同位于对应光电二极管的正下方；第一金属键合点和第二金属键合点则位于电容下极板与电容上极板之间的空隙中。这样，即可在第一芯片和第二芯片的顶层介质层和粘合层中利用顶层金属形成电容的下极板和上极板，并通过混合式键合工艺将电容下极板和上极板之间的电容介质层粘合形成金属间电容，以取代原有位于第一芯片硅衬底中的MOS电容，使电容的面积可以占据除了用于第一芯片和第二芯片连接的正常金属键合点以外的全部区域，而电容介质层也可使用高介电常数制作，因此可以大幅增加电容的有效面积，从而增加了全局曝光像素单元的存储电容值，并有效降低了读出噪声。
请继续参阅图3。所述第一金属键合点309的底部表面与第二金属键合点408的顶部表面相连接；所述电容下极板308的下表面与电容上极板401的上表面通过电容介质层312、411相连接；所述第一粘合层311的底部表面与第二粘合层410的顶部表面相连接。从而实现第一芯片300与第二芯片400的粘合及电连接。
由于所述电容下极板308使用不透光的金属制作，可在竖直方向起到遮蔽光线的作用。这样，即使来自上方的入射光线穿透第一硅衬底302和第一后道介质层305，也无法穿透由电容下极板308构成的不透光金属层，从而避免了入射光线对存储电容308、312、411、401中存储信号的影响。
同时，由于在第一芯片和第二芯片的顶层介质层和粘合层中形成金属间电容(即电容308、312、411、401)，从而无需再在光电二极管303周围使用原有的MOS电容结构，因此光电二极管303的感光区域可以增加至原来MOS电容占据的位置，因此提高了像素单元的灵敏度。
下面将结合具体实施方式，对本发明的一种上述的堆叠式全局曝光像素单元结构的形成方法进行详细说明。
请参阅图4-图11，图4-图11是根据本发明一较佳实施例的一种堆叠式全局曝光像素单元结构的形成方法制备全局像素单元结构时的工艺步骤示意图。如图4-图11所示，本发明的一种上述的堆叠式全局曝光像素单元结构的形成方法，包括图3中第一芯片300、第二芯片400的制备及连接。
所述第一芯片300的制备包括：
请参阅图4。首先，提供一第一硅衬底302，在所述第一硅衬底302上可使用常规的CMOS前道制造工艺形成构成像素单元结构的光电二极管303、传输晶体管栅极304等结构。
接着，在所述第一硅衬底表面形成第一后道介质层305，并使用CMOS后道制造工艺在所述第一后道介质层中形成多层第一后道金属互连层306及与其对应的第一通孔307。
然后，在所述第一后道介质层上可使用化学气相淀积工艺依次全片淀积第一顶层介质层310和第一粘合层311。其中，第一顶层介质层通常可使用二氧化硅等介质材料，厚度根据工艺的不同可在到之间；第一粘合层可以是氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其几种组合的复合结构，厚度可在到之间，可良好用于后续两颗堆叠芯片之间的粘合。
接下来，在第一顶层介质层和第一粘合层中可通过大马士革工艺形成第一顶层金属图形308和309；第一顶层金属图形包括用于形成电容的电容下极板308部分和用于后续芯片之间键合的第一金属键合点309部分。顶层金属通常使用铜。
请参阅图5。接着，可通过光刻胶涂布、曝光和显影，在第一芯片中用于后续芯片键合的第一金属键合点309和第一粘合层311上保留光刻胶313进行保护，将用于后续形成电容下极板308的金属区域上的光刻胶去除。
请参阅图6。随后，可通过干法刻蚀或湿法腐蚀，将电容下极板308区域的金属层上的部分金属去除，形成一个深度H例如为10埃到200埃的第一金属凹陷314；然后将光刻胶去除。
请参阅图7。接着，在第一粘合层表面可使用化学气相淀积工艺进行第一电容介质层介质312’的全片淀积，第一电容介质层介质通常使用氮化硅或氮氧化硅等高介电常数的材料形成，淀积的第一电容介质层厚度和第一金属凹陷的深度相同，即淀积厚度可根据图6中形成的第一金属凹陷的厚度决定，介于10埃到200埃之间，使得第一电容介质层正好完全填充第一金属凹陷。
请参阅图8。然后，通过光刻胶的涂布、曝光和显影，将第一芯片中用于后续芯片键合的第一金属键合点和第一粘合层上的光刻胶去除，保留后续形成电容下极板区域的电容介质材料区域上的光刻胶315。
请参阅图9。随后，可通过干法刻蚀或湿法腐蚀，将第一金属键合点309和第一粘合层311上的第一电容介质层介质312’去除，然后将剩余的光刻胶去除，形成仅在电容下极板308区域保留第一电容介质层312的第一芯片结构。
所述第二芯片400的制备包括：
请参阅图10。首先，提供一第二硅衬底405，在所述第二硅衬底405上可使用常规的CMOS前道制造工艺，形成各像素单元的信号控制、读出和处理电路，包括形成浅槽隔离406、数字和模拟电路晶体管407等结构。
接着，可按照上述图4-图9的工艺过程，在所述第二硅衬底表面形成第二后道介质层402，使用CMOS后道制造工艺在所述第二后道介质层中形成多层第二后道金属互连层403及与其对应的第二通孔404。
然后，在所述第二后道介质层上可使用化学气相淀积工艺依次全片淀积第二顶层介质层409和第二粘合层410。其中，第二顶层介质层通常可使用二氧化硅等介质材料，厚度根据工艺的不同可在到之间；第二粘合层可以是氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其几种组合的复合结构，厚度可在到之间，可良好用于后续两颗堆叠芯片之间的粘合。
接下来，在第二顶层介质层和第二粘合层中可通过大马士革工艺形成第二顶层金属401和408图形；第二顶层金属图形包括用于形成电容的电容上极板401部分和用于后续芯片之间键合的第二金属键合点408部分。第二顶层金属同样使用铜。
接着，可通过光刻胶涂布、曝光和显影，在第二芯片中用于后续芯片键合的第二金属键合点和第二粘合层上保留光刻胶进行保护，将用于后续形成电容上极板的金属区域上的光刻胶去除。
随后，可通过干法刻蚀或湿法腐蚀，将电容上极板区域的金属层上的部分金属去除，形成一个例如10埃到200埃的第二金属凹陷；然后将光刻胶去除。
接着，在第二粘合层表面可使用化学气相淀积工艺进行第二电容介质层介质的全片淀积，第二电容介质层介质可使用与第一电容介质层介质相同的氮化硅或氮氧化硅等高介电常数的材料形成，淀积的第二电容介质层厚度和第二金属凹陷的深度相同，即淀积厚度可根据形成的第二金属凹陷的厚度决定，介于10埃到200埃之间，使得第二电容介质层正好完全填充第二金属凹陷。
然后，通过光刻胶的涂布、曝光和显影，将第二芯片中用于后续芯片键合的第二金属键合点和第二粘合层上的光刻胶去除，保留后续形成电容上极板区域的电容介质材料区域上的光刻胶。
随后，可通过干法刻蚀或湿法腐蚀，将第二金属键合点和第二粘合层上的第二电容介质层去除，然后将剩余的光刻胶去除，形成仅在电容上极板401区域保留第二电容介质层411的第二芯片结构。
请参阅图11。接下来，将上述第一芯片300的第一粘合层311表面与第二芯片400的第二粘合层410表面相对，并使第一金属键合点309图形与第二金属键合点408图形对准，以及使电容下极板308图形与电容上极板401图形对准；然后，进行第一芯片、第二芯片的堆叠和退火，分别通过第一粘合层311和第二粘合层410、第一金属键合点309和第二金属键合点408、第一电容介质层312和第二电容介质层411将第一芯片和第二芯片粘合在一起，并形成第一芯片与第二芯片之间的电连接。其中，第一电容介质层312和第二电容介质层411在通过键合粘合后，形成填充于电容下极板308与电容上极板401之间的最终电容的电容介质层312、411。从而在第一芯片300和第二芯片400的顶层介质层和粘合层中形成用于全局曝光像素单元电荷存储的电容308、312、411、401结构。
之后，可先使用背照式工艺的硅衬底减薄工艺，通过研磨对第一芯片的第一硅衬底302背面进行减薄，将第一硅衬底的厚度从最初的例如700μm至900μm减薄到所需要的例如1μm至10μm左右。
最后，在减薄后的在第一硅衬底背面全片淀积隔离层金属，淀积的金属材料通常采用金属铝或钨；然后，可通过光刻和刻蚀工艺对隔离层金属进行图形化，形成如图3所示的像素单元之间的金属隔离301结构，用以防止像素单元之间的串扰。
综上所述，本发明通过采用背照工艺和3D堆叠方式，在第一芯片和第二芯片的顶层介质层和粘合层中利用顶层金属形成电容的下极板和上极板，并通过混合式键合工艺将电容下极板和上极板之间的电容介质层粘合形成金属间电容，以取代原有位于第一芯片硅衬底中的MOS电容，使电容的面积可以占据除了用于第一芯片和第二芯片连接的正常金属键合点以外的全部区域，而电容介质层也可使用高介电常数制作，因此可以大幅增加电容的有效面积，从而增加了全局曝光像素单元的存储电容值，并有效降低了读出噪声；同时，由于电容下极板使用了不透光的顶层金属材料，因而避免了穿透硅衬底和后道介质层的入射光线对电容存储信号的影响；此外，由于无需再在第一芯片的硅衬底中形成MOS电容结构，因而光电二极管的感光区域可以增加至原来MOS电容占据的位置，从而提高了像素单元的灵敏度。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种堆叠式全局曝光像素单元结构，其特征在于，包括在竖直方向上下排布的第一芯片和第二芯片；
所述第一芯片设置于第一硅衬底上，其包括：
所述第一硅衬底正面从上往下依次设置的各像素单元的光电二极管、位于第一硅衬底正面表面的第一后道介质层、位于第一后道介质层下方的第一顶层介质层、位于第一顶层介质层下方的第一粘合层；
设于第一后道介质层的第一后道金属互连层、第一通孔，设于第一顶层介质层和第一粘合层的第一金属键合点，第一金属键合点通过第一通孔连接第一后道金属互连层，所述第一金属键合点的底部表面与第一粘合层的底部表面平齐；
水平设于每个光电二极管下方第一顶层介质层和第一粘合层的电容下极板，电容下极板的下表面高于第一粘合层的底部表面；
所述第一硅衬底背面设置的金属隔离结构，所述金属隔离结构位于各像素单元之间，并在各光电二极管上方形成开口；
所述第二芯片设置于第二硅衬底上，其包括：
所述第二硅衬底正面从下往上依次设置的各像素单元的信号控制、读出和处理电路、位于第二硅衬底正面表面的第二后道介质层、位于第二后道介质层上方的第二顶层介质层、位于第二顶层介质层上方的第二粘合层；
设于第二后道介质层的第二后道金属互连层、第二通孔，设于第二顶层介质层和第二粘合层的第二金属键合点，第二金属键合点通过第二通孔连接第二后道金属互连层，所述第二金属键合点的顶部表面与第二粘合层的顶部表面平齐；
水平设于第二顶层介质层、第二粘合层并与上方每个电容下极板一一对应的电容上极板，电容上极板的上表面低于第二粘合层的顶部表面；
电容下极板与电容上极板之间的空间充满电容介质层；
所述第一金属键合点的底部表面与第二金属键合点的顶部表面相连接，所述电容下极板的下表面与电容上极板的上表面通过电容介质层相连接；所述第一粘合层的底部表面与第二粘合层的顶部表面相连接。
2.根据权利要求1所述的堆叠式全局曝光像素单元结构，其特征在于，所述电容介质层由设于电容下极板下表面以下的第一电容介质层和设于电容上极板上表面以上的第二电容介质层粘合形成。
3.根据权利要求2所述的堆叠式全局曝光像素单元结构，其特征在于，所述第一电容介质层与第二电容介质层材料相同。
4.根据权利要求1所述的堆叠式全局曝光像素单元结构，其特征在于，所述电容下极板与电容上极板的边界相对齐。
5.根据权利要求1所述的堆叠式全局曝光像素单元结构，其特征在于，所述电容介质层材料为氮化硅或氮氧化硅。
6.一种如权利要求2所述的堆叠式全局曝光像素单元结构的形成方法，其特征在于，包括第一芯片、第二芯片的制备及连接；其中，
所述第一芯片的制备包括：
提供一第一硅衬底，在所述第一硅衬底上使用常规的CMOS前道制造工艺形成构成像素单元结构的光电二极管、传输晶体管栅极结构；
在所述第一硅衬底表面形成第一后道介质层，使用后道制造工艺在所述第一后道介质层中形成第一通孔、第一后道金属互连层结构；
在所述第一后道介质层上依次形成第一顶层介质层和第一粘合层，然后在第一顶层介质层和第一粘合层中通过大马士革工艺形成第一顶层金属图形，第一顶层金属图形包括用于形成电容的电容下极板部分和用于后续芯片之间键合的第一金属键合点部分；
通过光刻和刻蚀工艺，将电容下极板区域的第一顶层金属层上的部分金属去除，形成第一金属凹陷；
在第一粘合层表面进行第一电容介质层介质的全片淀积，并使淀积的第一电容介质层介质将第一金属凹陷完全填充；
通过光刻和刻蚀工艺，将第一金属凹陷以外区域的第一电容介质层介质去除；
所述第二芯片的制备包括：
提供一第二硅衬底，在所述第二硅衬底上使用前道制造工艺形成各像素单元的信号控制、读出和处理电路，包括形成浅槽隔离、数字和模拟电路晶体管结构；
在所述第二硅衬底表面形成第二后道介质层，使用后道制造工艺在所述第二后道介质层中形成第二通孔、第二后道金属互连层；
在所述第二后道介质层上依次形成第二顶层介质层和第二粘合层，然后在第二顶层介质层和第二粘合层中通过大马士革工艺形成第二顶层金属图形，第二顶层金属图形包括用于形成电容的电容上极板部分和用于后续芯片之间键合的第二金属键合点部分；
通过光刻和刻蚀工艺，将电容上极板区域的第二顶层金属层上的部分金属去除，形成第二金属凹陷；
在第二粘合层表面进行第二电容介质层介质的全片淀积，并使淀积的第二电容介质层介质将第二金属凹陷完全填充；
通过光刻和刻蚀工艺，将第二金属凹陷以外区域的第二电容介质层介质去除；
将上述第一芯片的第一粘合层表面与第二芯片的第二粘合层表面相对，并使第一金属键合点图形与第二金属键合点图形对准，以及使电容下极板图形与电容上极板图形对准，然后，进行第一芯片、第二芯片的堆叠和退火，分别通过第一粘合层和第二粘合层、第一金属键合点和第二金属键合点、第一电容介质层和第二电容介质层将第一芯片和第二芯片粘合在一起，并形成第一芯片与第二芯片之间的电连接；其中，第一电容介质层和第二电容介质层在粘合后，形成填充于电容下极板与电容上极板之间的电容介质层；
最后，在第一硅衬底背面全片淀积隔离层金属，然后通过光刻和刻蚀工艺，形成像素单元之间的金属隔离结构。
7.根据权利要求6所述的堆叠式全局曝光像素单元结构的形成方法，其特征在于，所述第一粘合层、第二粘合层由氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其组合形成的复合结构构成。
8.根据权利要求6所述的堆叠式全局曝光像素单元结构的形成方法，其特征在于，通过干法刻蚀或湿法腐蚀，去除第一顶层金属层、第二顶层金属层上的部分金属。
9.根据权利要求6所述的堆叠式全局曝光像素单元结构的形成方法，其特征在于，在第一粘合层/第二粘合层表面使用化学气相淀积工艺进行第一电容介质层/第二电容介质层介质的全片淀积，并使淀积的第一电容介质层/第二电容介质层厚度和第一金属凹陷/第二金属凹陷的深度相同，以将第一金属凹陷/第二金属凹陷完全填充。
10.根据权利要求6所述的堆叠式全局曝光像素单元结构的形成方法，其特征在于，在第一硅衬底背面全片淀积隔离层金属之前，还包括先使用背照式工艺的硅衬底减薄工艺，通过研磨将第一芯片的第一硅衬底背面减薄至需要的厚度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710355856.4A CN107240593B (zh) | 2017-05-19 | 2017-05-19 | 一种堆叠式全局曝光像素单元结构及其形成方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (2)
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| Application Number | Title | Priority Date | Filing Date |
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| CN110289277A (zh) * | 2019-06-26 | 2019-09-27 | 上海微阱电子科技有限公司 | 一种堆叠式深耗尽图像传感器像素单元结构及制作方法 |
| CN110379790A (zh) * | 2019-07-25 | 2019-10-25 | 武汉新芯集成电路制造有限公司 | 一种晶圆结构及其制造方法、芯片结构 |
| US11114414B2 (en) | 2019-07-25 | 2021-09-07 | Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. | Wafer structure with capacitive chip interconnection, method for manufacturing the same, and chip structure with capacitive chip interconnection |
| CN110739396A (zh) * | 2019-11-11 | 2020-01-31 | 武汉新芯集成电路制造有限公司 | 一种芯片结构、圆晶结构及其制造方法 |
| CN110739396B (zh) * | 2019-11-11 | 2023-08-08 | 武汉新芯集成电路制造有限公司 | 一种芯片结构、晶圆结构及其制造方法 |
| CN111244071A (zh) * | 2020-02-05 | 2020-06-05 | 长江存储科技有限责任公司 | 半导体器件 |
| US11444068B2 (en) * | 2020-07-14 | 2022-09-13 | Qualcomm Incorporated | Three-dimensional (3D) integrated circuit device having a backside power delivery network |
| CN112985471A (zh) * | 2021-04-30 | 2021-06-18 | 深圳市汇顶科技股份有限公司 | 一种电容传感器及其制作方法 |
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| Publication number | Publication date |
|---|---|
| CN107240593B (zh) | 2020-01-10 |
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