CN107204277A - 半导体装置的形成方法 - Google Patents

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Abstract

本公开实施例涉及制造半导体元件的方法。此方法包括形成第一可流动材料层于基板之上。第一区域中第一可流动材料层的上表面高于第二区域中第一可流动材料层的上表面。此方法亦包括在第一区域中形成牺牲插塞以覆盖第一可流动材料层，在第一区域中牺牲插塞之上及第二区域中第一可流动材料层之上形成第二可流动材料层。执行第一下凹工艺以致第一区域中的第二可流动材料层被移除。执行第二下凹工艺于第二区域中的第二可流动材料层，此时第一可流动材料层被第一区域的牺牲插塞保护。

Description

半导体装置的形成方法
技术领域
本公开实施例涉及一种半导体装置的形成方法，且特别涉及一种平坦化膜层的方法。
背景技术
半导体集成电路产业经历快速成长。集成电路设计与材料的科技发展生产了数世代的集成电路，其中每个世代具备比上个世代更小及更复杂的电路。在集成电路发展的进程中，功能密度(即每一芯片面积上的内连线元件数目)逐渐增加，而几何尺寸(即最小可由制造过程创造的零件(或线))则缩小。
通常上述尺寸缩小的工艺可通过增加生产效率及降低相关成本而提供效益，但尺寸的微缩化亦增加了集成电路工艺及制造的困难度。为了实现这些进展，需要在集成电路工艺及制造上有同样的发展。虽然现有的制造集成电路元件的方法对于原目的来说已经足够，其并非在各个面向皆令人满意。举例来说，平坦化膜层(planarizing a film layer)仍需被改善。
发明内容
一种半导体装置的形成方法，包括：形成第一可流动材料(flowable-material,FM)层于基板之上，上述基板具第一区域及第二区域，其中第一区域中第一可流动材料层的上表面高于第二区域中第一可流动材料层的上表面；形成牺牲插塞(plug)以覆盖第一区域中的第一可流动材料层；于第一区域中的牺牲插塞上，及第二区域中的第一可流动材料层上形成第二可流动材料层；执行第一下凹工艺以移除第一区域中的第二可流动材料层；以及执行第二下凹工艺于第二区域中的第二可流动层上，此时在第一区域中的第一可流动材料层受牺牲插塞保护。
附图说明
以下将配合所附附图详述本公开实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开实施例的特征。
图1是根据一些实施例绘示出制造一半导体元件的范例方法的流程图。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A及图9B是根据一些实施例绘示出一范例半导体元件的剖面图。
附图标记说明：
100～方法
102、104、106、108、110、112、114、116～步骤
200～元件
210～基板
212～第一区域
214～第二区域
220～特征
220T～特征顶部
310～第一可流动材料层
310A、310B、310A’、310B’～第一可流动材料层的上表面
410～牺牲层
420～牺牲插塞
510～第二可流动材料层
510A、510B、510C～第二可流动材料层的上表面
HD1、HD2、HD3～高度差
h～高度
d～距离
具体实施方式
以下公开许多不同的实施方法或是例子来实行本公开实施例的不同特征，以下描述具体的元件及其排列的实施例以阐述本公开实施例。当然这些实施例仅用以例示，且不该以此限定本公开实施例的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本公开实施例，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
根据一些实施例，图1为方法100制造单一或多个半导体元件的流程图。方法100于后详述，参照如图2、图3、图4、图5、图6、图7、图8A、图8B、图9A及图9B所示的半导体元件200。
如图1及图2所示，方法100始于步骤102，提供基板210，其具多个特征220突出于基板210上。基板210包括硅(silicon)。基板210可替换或附加地包括其他元素半导体，如锗(germanium)。基板210亦可包括化合物半导体，如：碳化硅(silicon carbide)、砷化镓(gallium arsenic)、砷化铟(indium arsenide)、及磷化铟(indium phosphide)。基板210可包括合金半导体，如：硅锗(silicon germanium)、碳硅锗(silicon germaniumcarbide)、砷磷化镓(gallium arsenic phosphide)、铟磷化镓(gallium indiumphosphide)。在一实施例中，基板210包括外延(epitaxial)层。例如，基板210可具一外延层覆盖于体半导体(bulk semiconductor)上。此外，基板210可包括绝缘层覆半导体(semiconductor-on-insulator,SOI)结构。例如，基板210可包括如以注氧隔离(separation by implanted oxygen,SIMOX)工艺或其他合适技术，例如晶片接合及研磨，形成的埋氧(buried oxide,BOX)层。
基板210亦可包括各种p型掺杂区域及/或n型掺杂区域，以例如离子注入及/或扩散的工艺形成。此掺杂区域包括：n型井区(n-well)、p型井区(p-well)、轻掺杂区(lightdoped region,LDD)、及各种沟道掺杂轮廓(channel doping profile)被配置以形成各种集成电路元件，例如互补式金属氧化物半导体晶体管(complementary metal-oxide-semiconductor field-effect transistor,CMOSFET)、影像感测器、及/或发光二极管(light emitting diode,LED)。基板210更可包括其他功能特征，例如电阻或电容形成于基板中或上。
基板210亦可包括各种隔离区域。隔离区域分隔基板210中各种元件区域。隔离区域包括以不同工艺技术形成的不同结构。举例来说，隔离区域可包括浅沟槽隔离(shallowtrench isolation,STI)区域。形成浅沟槽隔离可包括蚀刻一沟槽于基板210中，并以绝缘材料，例如：氧化硅(silicon oxide)、氮化硅(silicon nitride)、及/或氮氧化硅(siliconoxynitride)填充此沟槽。被填充的沟槽可具多层结构，例如热氧化衬层(thermal oxideliner)及氮化硅填充于沟槽。可执行化学机械研磨(chemical mechanical polishing,CMP)以研磨掉多余的绝缘材料，及平坦化隔离元件的上表面。
基板210亦可包括多层层间介电(inter-level dielectric,ILD)层，例如：氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、低介电常数(low-k)介电质、碳化硅(silicon carbide)、及/或其他合适膜层。层间介电层可由化学气相沉积(chemical vapor deposition,CVD)、原子层沉积工艺(atomic layerdeposition，ALD)、物理气相沉积工艺(physical vapor deposition，PVD)、热氧化、或前述的组合、或其它合适技术沉积。
特征220可包括由包含沉积、光刻、及蚀刻程序而形成的鳍特征(fin feature)。鳍特征可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、GaSb、InSb、InGaAs、InAs、或其他合适的材料。沉积工艺可包括外延成长工艺，例如化学气相沉积技术(例如：气相外延(vapor-phaseepitaxy,VPE)及/或超高真空化学气相沉积(ultra-high vacuum CVD,UHV-CVD))、分子束外延(molecular beam epitaxy)、及/或其他合适工艺。光刻工艺可包括涂布光致抗蚀剂层，以光刻曝光工艺将光致抗蚀剂层曝光并显影曝光后的光致抗蚀剂层。蚀刻工艺可包括：如以氯基化学进行深反应离子蚀刻(deep reactive-ion etching,DRIE)的机制的各向异性干蚀刻，其他干蚀刻气体包括CF4、NF3、SF6、及He。
特征220可包括以介电层及电极层形成的栅极堆叠(gate stack)。介电层可包括界面层(interfacial层,IL)及高介电常数(high-k,HK)介电层，以合适技术沉积，例如：化学气相沉积(chemical vapor deposition,CVD)、原子层沉积工艺(atomic层deposition，ALD)、物理气相沉积工艺(physical vapor deposition，PVD)、热氧化、或前述的组合、或其余合适技术。界面层可包括：氧化物、硅氧化铪(HfSiO)、及氮氧化物(oxynitrides)。高介电常数介电层可包括：氧化镧(LaO)、氧化铝(AlO)、氧化锆(ZrO)、氧化钛(TiO)、五氧化二钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3；STO)、钛酸钡(BaTiO3；BTO)、锆氧化钡(BaZrO)、锆氧化铪(HfZrO)、镧氧化铪(HfLaO)、硅氧化铪(HfSiO)、硅氧化镧(LaSiO)、硅氧化铝(AlSiO)、钽氧化铪(HfTaO)、钛氧化铪(HfTiO)、钛酸锶钡((Ba,Sr)TiO3,BST)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(silicon oxynitride)，及/或其他合适材料。电极层可包括单层或替换为多层结构，例如各种具功函数以增强元件效能的金属层组合(功函数金属层、衬层、湿润层、附着层、金属导电层、金属合金、或金属硅化物)。电极层可包括：钛(Ti)、银(Ag)、铝(Al)、铝氮化钛(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、硅氮化钽(TaSiN)、锰(Mn)、锆(Zr)、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、氮化钨(WN)、铜(Cu)、钨(W)、任意合适材料及/或前述的组合。
特征220亦可包括源极/漏极(source/drain,S/D)特征，包含：锗(Ge)、硅(Si)、砷化镓(GaAs)、镓砷化铝(AlGaAs)、硅锗(SiGe)、砷磷化镓(GaAsP)、锑化镓(GaSb)、锑化铟(InSb)、镓砷化铟(InGaAs)、砷化铟(InAs)、或其他合适材料。源极/漏极特征220可由外延成长工艺形成，例如化学气相沉积技术(例如：气相外延(vapor-phase epitaxy,VPE)及/或超高真空化学气相沉积(ultra-high vacuum CVD,UHV-CVD))、分子束外延(molecularbeam epitaxy)、及/或其他合适工艺。
特征220亦可包括导电特征，其与基板210中的层间介电层整合以形成内连线结构，以耦合各种p型及n型掺杂区域，及其他功能性特征(如：栅极电极)，以得到功能性集成电路。在一例子中，特征220可包括内连线结构的一部分，该内连线结构包括多层内连线(multi-layer interconnect,MLI)结构，于基板210之上的层间介电层与多层内连线结构整合，提供电子路由(routing)以耦合基板210中的各种元件至输入/输出电源及信号。内连线结构包括：各种金属线、接点(contact)、及导孔(via)特征(或导孔插塞(plug))。金属线提供水平电子路由。接点提供于硅基板和金属线之间的垂直连接，导孔特征提供不同金属层的金属线之间的垂直连接。
特征220的密度随在基板210上不同的区域而改变。在本实施例中，基板210具第一区域212及第二区域214。特征220在第一区域212的密度大体上高于在第二区域214的密度。在一实施例中，在第一区域212中密度约为50％，而在第二区域214中密度约为零。
如图1及图3所示，方法100进行至步骤104，形成第一可流动材料(flowable-material,FM)层310于基板210之上，包括于特征220之上。第一可流动材料层310中包括一具流动本质的材料，填充于每一特征220之间的空间。第一可流动材料层310可包括：光致抗蚀剂、聚酰亚胺(polyimide)、旋涂式玻璃(spin-on-glass,SOG)、旋涂式聚合物(spin-on-polymer,SOP)、或前述的组合、及/或其他合适材料。在一些实施例中，第一可流动材料层310不同于特征220及基板210，以于后续蚀刻实现蚀刻选择性。第一可流动材料层310可由旋转涂布(spin-on coating)、化学气相沉积、及/或其他合适技术形成。通常第一可流动材料层310的形成工艺为经常使用于元件制造中，单纯的低成本沉积工艺(如：旋转涂布)。
一般而言，第一可流动材料层310沉积后的表面形貌受下方材料层的表面形貌所影响(或作用)。在本实施例中，由于特征220在第一区域212及第二区域214的密度不同，通常第一可流动材料层310在形成于具不同密度的特征220的基板210之上时表面形貌不平坦(或表面形貌凹凸不平)。有时可称之为涂层负载效应(coating loading effect)。在本实施例中，特征220在第一区域212的密度高于在第二区域214的密度。第一可流动材料层310在第一区域212的第一上表面310A高于在第二区域214的第二上表面310B。第一高度差HD1定义为第一上表面310A的最高点及第二上表面310B的最低点的高度差。
如图1及图4所示，方法100进行至步骤106，下凹第一可流动材料层310以露出特征220的顶部220T。如前所述，挑选蚀刻工艺以选择性蚀刻第一可流动材料层310，但不蚀刻特征220。蚀刻工艺可包括选择性湿蚀刻、选择性干蚀刻、及/或上述的组合。
下凹工艺之后，上表面310A及310B各被降为新的上表面310A’及310B’。既然第一可流动材料层310于第一区域212及第二区域214同时被蚀刻，第一及第二上表面下凹/蚀刻的量类似。如此一来，新的上表面310A’的最高点及上表面310B’的高度差大体上类似(或等同于)第一高度差HD1。换句话说，下凹后的可流动材料层310的表面形貌与下凹工艺前的表面形貌维持相同。一般来说，这并非后续工艺所希望的。因此，本公开实施例提供一方法使第一区域的材料层的上表面下降/下凹更多，以改善基板中第一及第二区域上材料层的整体平坦度。
如图1及图5所示，方法100进行至步骤108，沉积保形的牺牲层410于下凹的可流动材料层310之上。在本实施例中，形成保形的(conformal)牺牲层410以完全(或完整)填充于第一区域220中特征220相邻顶部220T间的空间。保形的牺牲层410可包括氧化硅(siliconoxide)、氮化硅(silicon nitride)、氮氧化物(silicon oxynitride)、碳化硅(siliconcarbide)、及/或其他合适材料。保形的牺牲层410可以原子层沉积工艺(atomic层deposition，ALD)、化学气相沉积(chemical vapor deposition,CVD)、物理气相沉积工艺(physical vapor deposition，PVD)及/或其他合适技术形成。在一些实施例中，保形的牺牲层410包括和特征220及第一可流动材料层310不同的材料，以于后续蚀刻实现蚀刻选择性。
如图1及图6所示，方法100进行至步骤110，下凹保形的牺牲层410。在本实施例中，下凹深度受控制，因此在第二区域214的保形的牺牲层410被移除，此时余留一部分覆盖于(或位于上方)第一区域212中特征220顶部220T间的下凹的可流动材料层310。保形的牺牲层410于顶部220T间的余留部分称为牺牲插塞420。牺牲插塞420以计画中的高度h形成，以供后续平坦化工艺使用，于后述明。
如前所述，挑选蚀刻工艺以选择性蚀刻保形的牺牲层410，而不蚀刻特征220的顶部220T及第一可流动材料层310。蚀刻工艺可包括选择湿性蚀刻、选择性干蚀刻、及/或上述的组合。举例来说，选择性湿蚀刻溶液可包括可包括硝酸(HNO3)、氨水(NH4OH)、氢氧化钾(KOH)、氟化氢(HF)、盐酸(HCl)、氢氧化钠(NaOH)、磷酸(H3PO4)、四甲基氢氧化铵(TMAH)、及/或其他合适的选择性湿蚀刻溶液、及/或前述的组合。此外，选择性干蚀刻工艺可使用含氯气体(例如：氯气(Cl2)、氯仿(CHCl3)、四氯化碳(CCl4)、三氯化硼(BCl3))、含溴气体(例如：溴化氢(HBr)及/或三溴甲烷(CHBR3))、含碘气体、含氟气体(例如：四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、及/或六氟乙烷(C2F6))、及/或其他合适气体、及/或等离子体、及/或前述的组合。
如图1及图7，方法100进行至步骤112，形成第二可流动材料层510于下凹的第一可流动材料层310及牺牲插塞420之上。在一些实施例中，第二可流动材料层510包括与特征220及牺牲插塞420不同的材料，以于后续蚀刻实现蚀刻选择性。在一些实施例中，形成第二可流动材料层510在许多方面类似于前述图3中形成第一可流动材料层310，包括其中讨论的材料。
类似于第一可流动材料层310，由于涂层负载效应，第二可流动材料层510在第一区域212的第三上表面510A高于在第二区域214的第四上表面510B。第二高度差HD2定义为第三上表面510A的最高点及第四上表面510B的最低点的高度差。第二高度差HD2可能小于第一高度差HD1，但希望更进一步缩小第二高度差HD2。
如图1、图8A及图8B所示，方法100进行至步骤114，下凹第二可流动材料层510。如前所述，挑选蚀刻工艺以选择性蚀刻第二可流动材料层510，而不蚀刻特征220及牺牲插塞520。蚀刻工艺可包括选择性湿蚀刻、选择性干蚀刻、及/或上述的组合。
在本实施例中，当第二可流动材料层510于第一区域212被移除，牺牲插塞420作为蚀刻停止层，因此保护牺牲插塞420下方的第一可流动材料层310。蚀刻亦导致第四上表面510B下降/下凹为第五上表面510C。由于牺牲插塞420保护第一可流动材料层310，第二可流动材料层510可个别下凹至选定的程度。在一些实施例中，如前所述，如图8A所示，通过选择牺牲插塞420的高度h，第五上表面510C可比第一上表面310A’高出距离d。在一些实施例中，第二可流动材料层510下凹更多，以至于第五上表面510C接近或比第一上表面310A’低了第三高度差HD3。第三高度差HD3定义为第一上表面310A’的最高点及第五上表面510C的最低点的高度差。
如图1、图9A、及图9B所示，方法100进行至步骤116，移除牺牲插塞420。蚀刻工艺可包括：选择性湿蚀刻、选择性干蚀刻、及/或上述的组合。如前所述，挑选蚀刻工艺以选择性蚀刻牺牲插塞420，而不蚀刻特征220及第一可流动材料层310及第二可流动材料层510。
如图9A所示，在第五上表面510C高于第一上表面310A’的状况下(与图8A所示工艺相关)，结果形成第一区域212中第一可流动材料层310及第二区域214中第二可流动材料层510中的表面形貌，以致在第二区域214(特征220密度较低)的上表面(即第五上表面510C)高于一上表面(即第一上表面310A’)。换句话说，相较于原本的表面形貌，达到了相反的表面形貌，提供后续工艺弹性。
如图9B所示，在第五上表面510C接近或低于第一上表面310A’的状况下(与图8B所示工艺相关)，结果第一区域212中第一可流动材料层310及第二区域214中第二可流动材料层510中的表面形貌较为平坦，以致第三高度差HD3远小于第一高度差HD1。在一实施例中，第三高度差HD3约为第一高度差HD1的10％-60％。
于方法100之前，之中，之后可提供额外的步骤，在其他实施例中，前述有些步骤可替换或删除。
根据以上，本公开实施例提供平坦化膜层及减少涂层负载效应的方法。此方法以形成牺牲插塞以达成个别蚀刻膜层的一部分，以改善膜层的平坦化。此方法亦调变牺牲插塞的高度以达到所想要的表面形貌随不同的区域而改变。此方法展现一可行的、弹性的、低成本的可流动材料层平坦化方法。
本公开实施例提供许多制造半导体元件的不同实施例，提供一个或多个改进现有方法的方式。在一实施例中，制造半导体元件的方式包括形成第一可流动材料层于基板之上。该基板具第一区域及第二区域。第一区域中第一可流动材料层的上表面高于第二区域中第一可流动材料层的上表面。此方法亦包括形成牺牲插塞覆盖第一区域中第一可流动材料层，形成第二可流动材料层于第一区域中的牺牲插塞之上，及第二区域中的第一可流动材料层上。执行第一下凹工艺以致第一区域中的第二可流动材料层被移除。执行第二下凹工艺于第二区域中的第二可流动材料层，此时第一可流动材料层被第一区域的牺牲插塞保护。
在另一实施例中，一方法包括：提供一基板具多个特征突出于基板中的第一区域，并于第一区域的多个特征上及基板第二区域上形成第一可流动材料层。第一区域中第一可流动材料层的上表面高于第二区域中第一可流动材料层的上表面。此方法亦包括于第一区域中第一可流动材料层上形成牺牲插塞，于第一区域中牺牲插塞之上及第二区域中第一可流动材料层之上形成第二可流动材料层。移除第一区域中第一部分的第二可流动材料层，并移除第二区域中第二部分的第二可流动材料层，此时第一可流动材料层被第一区域中牺牲插塞保护。
在又另一个实施例中，一方法包括提供一具第一区域及第二区域的基板。第一区域包括多个突出特征。此方法亦包括形成第一可流动材料层于多个突出特征之上。第一区域中第一可流动材料层的上表面高于第二区域中第一可流动材料层的上表面。此方法亦包括在第一区域中第一可流动材料层之上形成牺牲插塞，在第一区域中牺牲插塞上及第二区域中第一可流动材料层上形成第二可流动材料层。下凹第二可流动材料层，将第二可流动材料层由第一区域移除，第二区域中下凹后的第二可流动材料层的上表面高于第一区域中第一可流动材料层的上表面。
上述内容概述许多实施例的特征，因此任何本领域技术人员，可更加理解本公开实施例的各面向。任何本领域技术人员，可能无困难地以本公开实施例为基础，设计或修改其他工艺及结构，以达到与本公开实施例实施例相同的目的及/或得到相同的优点。任何本领域技术人员也应了解，在不脱离本公开实施例的精神和范围内做不同改变、代替及修改，如此等效的创造并没有超出本公开实施例的精神及范围。

Claims (1)

1.一种半导体装置的形成方法，包括:
形成一第一可流动材料层于一基板之上，该基板具一第一区域及一第二区域，其中该第一区域中该第一可流动材料层的一上表面高于该第二区域中该第一可流动材料层的一上表面；
形成一牺牲插塞以覆盖该第一区域中的该第一可流动材料层；
形成一第二可流动材料层于该第一区域中的该牺牲插塞上及该第二区域中的该第一可流动材料层上；
执行一第一下凹工艺以移除该第一区域中的该第二可流动材料层；以及
执行一第二下凹工艺于该第二区域中的该第二可流动层上，此时在该第一区域中的该第一可流动材料层受该牺牲插塞保护。
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