CN107203673A - 一种pcie连接器的设计方法 - Google Patents

Abstract

本发明涉及PCIE连接器领域，具体涉及一种PCIE连接器的设计方法。该设计方法通过仿真分析高密口连接器与普通连接器下链路性能的差异，对比普通连接器进行背钻优化后的链路性能，选用普通连接器加背钻方法，在确保链路信号完整性以及传输质量的同时，能够有效地降低产品开发设计成本。

Description

一种PCIE连接器的设计方法

技术领域

本发明涉及PCIE连接器领域，具体涉及一种PCIE连接器的设计方法。该设计方法通过仿真分析高密口连接器与普通连接器下链路性能的差异，同时对比普通连接器进行背钻优化后的链路性能，选用普通连接器加背钻方法，在确保链路信号完整性以及传输质量的同时，能够有效地降低产品开发设计成本。

背景技术

目前，服务器主板设计中，高速连接器的选用影响着链路设计的信号完整性，较好的高速连接器是压接高密口连接器，该连接器串扰小，但通常成本会高。服务器主板设计中，会出现PCIE(peripheral component interconnect express一种高速串行计算机扩展总线标准)走线线长较短，串扰过大，阻抗不连续等情况，会导致信号因串扰和反射的影响，信号完整性降低。

在高速连接器的PCB的研究与设计中，为避免过孔尾桩带来的信号完整性问题而采用背钻的设计非常常见。高速连接器压接孔的孔径受限于连接器的器件本身，所以在孔径和焊盘尺寸上没有太多的可设计之处。最为常规的连接器过孔的PCB设计，除了增加过孔的反焊盘设计以外，最重要的就是对过孔做背钻设计。

因此，如何降低成本，成为设计师研究的重点。通常设计师会选用普通连接器作为高速连接器，可有效降低设计成本。普通连接器通常会是50ohm，差分100ohm成本较低，但是这种连接器串扰大，同时用在85ohm的PCIE信号上会造成阻抗不匹配，影响信号完整性和传输质量。经常会出现PCIE走线线长较短，串扰过大，阻抗不连续等情况，导致传输信号因受串扰和反射的影响信号完整性大大降低。

针对上述问题，本申请发明一种PCIE连接器的设计方法，面向价格较低的普通连接器，将其用在同样的高速链路中，仿真分析高密口连接器与普通连接器下链路性能的差异，同时对比普通连接器进行背钻优化后的链路性能，确保普通连接器背钻后与高密口连接器链路性能近似，保证系统链路型号完整性；该PCIE连接器的设计方法避免了直接采用高密口连接器进行开发设计带来的成本浪费，避免设计成本的增加，简洁高效易实现，有效提升链路质量。

发明内容

本申请所述的PCIE连接器的设计方法主要实现方式为：

针对价格较低的普通连接器，用在高速链路中，采用Intel SISTAI与CCT仿真软件，对比仿真该链路下高密口连接器链路及普通连接器系统性能，同时对比普通连接器进行背钻优化后的链路性能；确保普通连接器背钻后与高密口连接器链路性能近似，保证系统链路信号完整性。

具体地，本申请请求保护一种PCIE连接器的设计方法，其特征在于该设计方法具体包括：

采用仿真软件，对比链路下高密口连接器链路、普通连接器系统性能以及普通连接器进行背钻优化后的链路性能；

根据对比结果，调整参数选择与高密口连接器系统性能最接近的普通连接器背钻优化后的链路；

使用该普通连接器背钻方法代替高密连接器使用。

如上所述的PCIE连接器的设计方法，其特征还在于，仿真软件可以采用IntelSISTAI与CCT仿真软件。

如上所述的PCIE连接器的设计方法，其特征还在于，仿真软件可以采用Inte1仿真工具SISTAI仿真链路时域眼图。

如上所述的PCIE连接器的设计方法，其特征还在于，采用Intel仿真工具CCT仿真链路时域矩阵，查看链路Peye仿真数据。

如上所述的PCIE连接器的设计方法，其特征还在于，参数选择可以是iSig，iISI，iXtk。

具体实施方式

本发明所采取的技术方案对于同样的链路拓扑，通过采用普通连接器仿真对比压接高密口连接器，采用背钻方法优化普通连接器下链路信号完整性。

该方法的实现步骤如下：

1)、针对高速链路连接器选择，确定高密口连接器和普通连接器型号和仿真模型；

2)、采用Intel SISTAI与CCT仿真软件，对比仿真该链路下高密口连接器链路及普通连接器系统性能，同时对比普通连接器进行背钻优化后的链路性能；

3)、确定高密口连接器与普通连接器背钻后结果近似，即可将普通连接器背钻方法代替高密连接器使用。

按以上步骤，能够确保链路信号完整性质量的同时，有效地降低设计成本。

下面将对本发明所述的实施方法做进一步地详细描述：

采用Intel仿真工具CCT仿真链路时域矩阵，查看链路Peye，仿真数据。

如表1所示，其中：Metric表格中，iIsI代表由阻抗不连续和反射带来的码间干扰。可以看出Peye的大小主要取决于iISI的大小。

仿真结果表明：采用100ohm连接器链路的Peye差于85ohm的压接器件，而采用100ohm连接器背钻后Peye则近似于85ohm的压接器件。

表1

采用Intel仿真工具SISTAI仿真链路时域眼图，查看链路眼高(Height)眼宽(Width)，仿真数据如下表2。

仿真结果表明采用100ohm连接器链路的眼高眼宽差于85ohm的压接器件，而采用100ohm连接器背钻后眼高眼宽有了明显优化，近似于85ohm的压接器件。

表2

按照以上操作流程即可实现对高速链路连接器选型优化，优先选用85ohm压接连接器，同样可选用100ohm连接器背钻方式，一样能够确保链路信号完整性，而且还能达到节省设计成本的目的。

显而易见地，本申请上述实施例所示的仅仅是本发明的一个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据该实施例获得其他的技术方案，都属于本发明保护的范围。

本文提出的方法，针对价格较低的普通连接器，用在同样高速链路中，仿真分析高密口连接器与普通连接器下链路性能比较，确保普通连接器背钻后与高密口连接器链路性能近似，保证系统链路型号完整性；该方法避免了直接采用高密口连接器带来的成本浪费，避免成本的增加，该方法简洁高效易实现，有效提升链路质量，同时采用本申请所述的方法，还能够提高品管部门的检验效率，节省时间开销，在实践中应用广泛。

Claims (5)

1.一种PCIE连接器的设计方法，其特征在于该设计方法具体包括：

采用仿真软件，对比链路下高密口连接器链路、普通连接器系统性能以及普通连接器进行背钻优化后的链路性能；

根据对比结果，调整参数选择与高密口连接器系统性能最接近的普通连接器背钻优化后的链路；

使用该普通连接器背钻方法代替高密连接器使用。

2.如权利要求1所述的PCIE连接器的设计方法，其特征还在于，仿真软件可以采用Intel SISTAI与CCT仿真软件。

3.如权利要求1所述的PCIE连接器的设计方法，其特征还在于，仿真软件可以采用Intel仿真工具SISTAI仿真链路时域眼图。

4.如权利要求2所述的PCIE连接器的设计方法，其特征还在于，采用Intel仿真工具CCT仿真链路时域矩阵，查看链路Peye仿真数据。

5.如权利要求4所述的PCIE连接器的设计方法，其特征还在于，参数选择可以是iSig，iISI，iXtk。