CN206313260U - 一种优化pcie信号的互连器 - Google Patents
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Abstract
一种优化PCIE信号的互连器，包括PCIE母头插槽、高速线缆和优化插接部，所述的优化插接部包括外壳和安装在外壳内的优化PCB板，所述的优化PCB板上设有中继器、接线端和插接端，所述的接线端和插接端均与中继器连通，所述的高速线缆的一端焊接在优化插接部的接线端，另一端与PCIE母头插槽连通。本实用新型的技术方案，将中继器直接设计在高速线缆端，即使线身长度为1米的情况下，速度也可以达到9GHz,并且补偿8db的线身损耗，同时消除输入随机抖动(Rj)确定性抖动(Dj)等信号。
Description
技术领域
本实用新型涉及一种优化PCIE信号的互连器。
背景技术
在服务器、存储器等设备的高速主板、背板驱动高速图像运算处理器及其他所有使用高速PCIE通信产品中，采用带PCB的PCIE母头插槽、高速线缆和PCIE公头组成的无源线缆实现长距离PCIE物理连接，但由于机箱内部物理距离限制、主板内存的不断提升，以及高速图像运算处理器速率的提高，传统的高速图像运算处理器等设备直接连接PCIE无法满足要求，无信号优化的延长线会产生信号失真，线材、线长、连接器等的损耗对信号的影响被无限放大，最终因PCIE信号衰减无信号优化的延长线已无法满足高性能计算机信号的要求。
实用新型内容
本实用新型要解决的技术问题是：克服现有技术的不足，提供一种优化PCIE信号的互连器，解决了线长限制和PCIE信号衰减太大的问题。
本实用新型解决其技术问题所采用的技术方案是：一种优化PCIE信号的互连器，其特征在于，包括PCIE母头插槽、高速线缆和优化插接部，所述的优化插接部包括外壳和安装在外壳内的优化PCB板，所述的优化PCB板上设有中继器、接线端和插接端，所述的接线端和插接端均与中继器连通，所述的高速线缆的一端焊接在优化插接部的接线端，另一端与PCIE母头插槽连通。
一种优化PCIE信号的互连器，其特征在于，包括PCIE母头插槽、PCIE公头、高速线缆和优化插接部，所述的优化插接部包括外壳和安装在外壳内的优化PCB板，所述的优化PCB板上设有中继器、接线端和插接端，所述的接线端和插接端均与中继器连通，所述的高速线缆的一端与PCIE公头连通，另一端焊接在优化插接部的接线端上，优化插接部的插接端与PCIE母头插槽连接。
一种优化PCIE信号的互连器，其特征在于，包括PCIE母头插槽、高速线缆和优化插接部，所述的优化插接部包括外壳和安装在外壳内的优化PCB板，所述的优化PCB板上设有中继器、接线端和插接端，所述的接线端和插接端均与中继器连通，所述的高速线缆的两端均焊接有一优化插接部，并且焊接在优化插接部的接线端，其中一个优化插接部的插接端连接PCIE母头插槽。
进一步的，所述的优化PCB板为有源电器件，有16个通道支持。
本实用新型的技术方案，将中继器直接设计在高速线缆端，即使线身长度为1米的情况下，速度也可以达到9GHz,并且补偿8db的线身损耗，同时消除输入随机抖动(Rj)确定性抖动(Dj)等信号。
附图说明
图1是本实用新型第一实施例示意图；
图2是本实用新型优化PCB线路板结构示意图；
图3是本实用新型第二实施例示意图；
图4是本实用新型第三实施例示意图；
图5是本实用新型结构技术测试数据。
具体实施方式
下面结合附图实施例，对本实用新型做进一步描述：
如图1、2所示实施例，一种优化PCIE信号的互连器，包括PCIE母头插槽10、高速线缆20和优化插接部，优化插接部包括外壳31和安装在外壳31内的优化PCB板32，优化PCB板32为有源电器件，有16个通道支持，并且支持PCIE GEN1、GEN2、GEN3，所述的优化PCB板32上设有中继器321、接线端322和插接端323，所述的接线端322和插接端323均与中继器321连通，高速线缆20的一端焊接在优化插接部的接线端322，另一端与PCIE母头插槽10连通，通过中继器321的设置，使用中继器321将信号放大再生，可以扩大信号传输的网络距离，减少信号的衰弱。
图3所示实施例，一种优化PCIE信号的互连器，包括PCIE母头插槽10、PCIE公头40、高速线缆20和优化插接部，所述的优化插接部包括外壳31和安装在外壳31内的优化PCB板32，所述的优化PCB板32上设有中继器321、接线端322和插接端323，所述的接线端322和插接端323均与中继器321连通，所述的高速线缆20的一端与PCIE公头40连通，另一端焊接在优化插接部的接线端322上，优化插接部的插接端323与PCIE母头插槽10连接。
图4所示实施例，一种优化PCIE信号的互连器，包括PCIE母头插槽10、高速线缆20和优化插接部，所述的优化插接部包括外壳31和安装在外壳31内的优化PCB板32，所述的优化PCB板32上设有中继器321、接线端322和插接端323，所述的接线端322和插接端323均与中继器321连通，所述的高速线缆20的两端均焊接有一优化插接部，并且焊接在优化插接部的接线端322，其中一个优化插接部的插接端323连接PCIE母头插槽10。
上述三个实施例体现了本实用新型中的三种结构，优化插接部可以根据需要设置在单侧或者双侧，单侧设置时可以设置在高速线缆20的左侧或者右侧。图5为本实用新型结构的技术数据测试结构，可以看出：线身长度为1米的情况下，速度达到9GHz,可以补偿8db的线身损耗，消除输入随机抖动(Rj)确定性抖动(Dj)等信号。
以上所述，仅是本实用新型的较佳实施例而已，并非是对本实用新型作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本实用新型技术方案的保护范围。
Claims (4)
1.一种优化PCIE信号的互连器，其特征在于，包括PCIE母头插槽、高速线缆和优化插接部，所述的优化插接部包括外壳和安装在外壳内的优化PCB板，所述的优化PCB板上设有中继器、接线端和插接端，所述的接线端和插接端均与中继器连通，所述的高速线缆的一端焊接在优化插接部的接线端，另一端与PCIE母头插槽连通。
2.一种优化PCIE信号的互连器，其特征在于，包括PCIE母头插槽、PCIE公头、高速线缆和优化插接部，所述的优化插接部包括外壳和安装在外壳内的优化PCB板，所述的优化PCB板上设有中继器、接线端和插接端，所述的接线端和插接端均与中继器连通，所述的高速线缆的一端与PCIE公头连通，另一端焊接在优化插接部的接线端上，优化插接部的插接端与PCIE母头插槽连接。
3.一种优化PCIE信号的互连器，其特征在于，包括PCIE母头插槽、高速线缆和优化插接部，所述的优化插接部包括外壳和安装在外壳内的优化PCB板，所述的优化PCB板上设有中继器、接线端和插接端，所述的接线端和插接端均与中继器连通，所述的高速线缆的两端均焊接有一优化插接部，并且焊接在优化插接部的接线端，其中一个优化插接部的插接端连接PCIE母头插槽。
4.根据权利要求1或2或3所述的一种优化PCIE信号的互连器，其特征在于，所述的优化PCB板为有源电器件，有16个通道支持。
Priority Applications (1)
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| CN201621443016.0U CN206313260U (zh) | 2016-12-27 | 2016-12-27 | 一种优化pcie信号的互连器 |
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Publications (1)
| Publication Number | Publication Date |
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|---|---|
| CN (1) | CN206313260U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110350334A (zh) * | 2018-04-04 | 2019-10-18 | 富士康(昆山)电脑接插件有限公司 | 电互连系统 |
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2016
- 2016-12-27 CN CN201621443016.0U patent/CN206313260U/zh not_active Expired - Fee Related
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