CN107203099B - 半导体器件及其制造方法 - Google Patents

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Abstract

制造半导体器件的方法包括在介电层上方设置图案化掩模的步骤。介电层包括低温固化聚酰亚胺。该方法进一步包括通过图案化掩模将介电层的第一表面暴露于I线步进器内的I线波长，以及显影介电层以形成开口的步骤。本发明的实施例还涉及半导体器件。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速发展。很大程度上，集成密度上的这种改进源于最小部件尺寸的持续缩小(例如，朝向亚20nm节点缩小半导体工艺节点)，这允许将更多的部件集成到给定区域中。随着近来对小型化、更高速度和更大带宽以及更低功耗和延迟的需求的增长，对于半导体管芯的更小且更具创造性的封装技术的需求也已增长。
随着半导体技术的进一步发展，已经出现堆叠和接合的半导体器件作为有效替代物以进一步减小半导体器件的物理尺寸。在堆叠式半导体器件中，在单独的半导体衬底上至少部分地制造诸如逻辑器、存储器、处理器电路等的有源电路，并且然后将这些有源电路物理和电接合在一起以形成功能器件。这样的接合工艺利用复杂的技术，并且期望改进。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，所述方法包括：在介电层上方设置图案化掩模，所述介电层包括低温固化聚酰亚胺；通过所述图案化掩模将所述介电层的第一表面暴露于I线步进器内的I线波长；以及显影所述介电层以形成开口。
本发明的另一实施例提供了一种制造半导体器件的方法，所述方法包括：在晶种层上方形成介电层；在所述介电层上方设置图案化掩模，所述介电层包括低温固化聚酰亚胺；将所述介电层的第一表面暴露于I线步进器的光；显影所述介电层以形成延伸到所述晶种层的顶面的开口；以及在所述开口中形成接触通孔。
本发明的又一实施例提供了一种半导体器件，包括：第一再分布层；第一再分布钝化层，位于所述第一再分布层上方，所述第一再分布钝化层包括：顶面和相对的底面，所述顶面具有在其中形成的压痕，其中，所述压痕的角度介于2度和8度之间；开口，位于所述第一再分布层中，其中，所述开口暴露部分所述第一再分布层，并且其中，所述开口的顶角是圆形的并且在0.3Π至0.5Π的弧度范围内。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据一些实施例的通孔的形成。
图2示出根据一些实施例的第一半导体器件。
图3示出根据一些实施例的第一半导体器件和第二半导体器件的放置。
图4示出根据一些实施例的通孔、第一半导体器件和第二半导体器件的包封。
图5A至图5B示出根据一些实施例的再分布结构的形成。
图6示出根据一些实施例的在形成再分布结构中使用的光学光刻系统。
图7A至图7D示出根据一些实施例的部分再分布结构的象形视图。
图8A示出根据一些实施例的相对于显影时间的通孔的平均目标厚度(THK)的图形表示。
图8B示出根据一些实施例的相对于显影时间的钝化层的膜损失的图形表示。
图9A至图9B示出根据一些实施例的比较在图案化工艺中的各个步骤期间暴露于GHI线波长与I线波长的钝化层的平均目标厚度(THK)的实验数据。
图10示出根据一些实施例的比较在图案化工艺期间蚀刻检验后和显影检验后暴露于GHI线波长与I线波长的钝化层的临界尺寸与掩模临界尺寸的实验数据。
图11示出根据一些实施例的通孔的曝光。
图12示出根据一些实施例的封装件的接合。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
现在参照图1，示出具有粘合层103、聚合物层105的第一载体衬底101以及位于第一载体衬底101上方的第一晶种层107。例如，第一载体衬底101包括诸如玻璃或氧化硅的硅基材料、或诸如氧化铝的其他材料、这些材料的任何组合等。第一载体衬底101是平坦的以适合于诸如第一半导体器件201和第二半导体器件301(在图1中没有示出，但是下文中结合图2至图3示出并且进行了论述)的半导体器件的附接。
粘合层103放置在第一载体衬底101上以帮助粘合上面的结构(例如，聚合物层105)。在实施例中，粘合层103可以包括紫外胶，当其暴露于紫外线光时，紫外胶失去其粘合性能。然而，也可以使用诸如压敏粘合剂、可辐射固化粘合剂、环氧树脂、这些的组合等的其它类型的粘合剂。粘合层103可以以半液体或凝胶的形式放置到第一载体衬底101上，其在压力下容易变形。
例如，聚合物层105放置在粘合层103上方并且用于当一旦附接第一半导体器件201和第二半导体器件301时向第一半导体器件201和第二半导体器件301提供保护。在实施例中，聚合物层105可以是诸如聚苯并恶唑(PBO，诸如材料HD8820)的正性材料，但是也可以利用诸如聚酰亚胺或聚酰亚胺衍生物的任何适合的材料。可以使用例如旋涂工艺将聚合物层105放置成具有介于约0.5μm和约10μm之间(诸如5μm)的厚度，但是可以利用任何合适的方法和厚度。
第一晶种层107形成在聚合物层105上方。在实施例中，第一晶种层107为导体材料的薄层，其帮助在随后的处理步骤期间形成较厚的层。第一晶种层107可以包括约
Figure BDA0001192904910000041
厚的钛层以及随后的约
Figure BDA0001192904910000042
厚的铜层。取决于所期望的材料，可使用诸如溅射、蒸发或PECVD工艺的工艺生成第一晶种层107。可以形成具有介于约0.3μm和约1μm之间的厚度(诸如约0.5μm)的第一晶种层107。
图1也示出在第一晶种层107上方的光刻胶109的放置和图案化。在实施例中，可以使用例如旋涂技术在第一晶种层107上将光刻胶109放置成介于约50μm和约250μm之间(诸如约120μm)的高度。一旦放置在合适的位置，然后可以通过将光刻胶109暴露于图案化的能量源(例如，图案化的光源)以引发化学反应，从而诱导暴露于图案化的光源的光刻胶109的那些部分中的物理变化来图案化光刻胶109。然后将显影剂应用于暴露的光刻胶109以利用物理变化并且取决于所期望的图案而选择性地去除光刻胶109的暴露的部分或光刻胶109的未暴露的部分。
在实施例中，在光刻胶109内形成的图案是用于通孔111的图案。在位于随后附接的器件(诸如第一半导体器件201和第二半导体器件301)的不同侧上的这样的布置中形成通孔111。然而，可以利用通孔111的图案的任何合适的布置，诸如定位为使得第一半导体器件201和第二半导体器件301被放置在通孔111的相对两侧上。
在实施例中，在光刻胶109内形成通孔111。在实施例中，通孔111包括诸如铜、钨、其他导电金属等的一种或多种导电材料，并且可以通过例如电镀、化学镀等形成。在实施例中，使用电镀工艺，其中，第一晶种层107和光刻胶109被淹没或浸没在电镀液中。第一晶种层107表面电连接至外部DC电源的负极侧，从而使得第一晶种层107在电镀工艺中用作阴极。诸如铜阳极的固体导电阳极也浸没在溶液中并且附接至电源的正极侧。来自阳极的原子溶解在溶液中，例如第一晶种层107的阴极从溶液中获取溶解的原子，从而对光刻胶109的开口内的第一晶种层107的暴露导电区域进行镀工艺。
一旦已经使用光刻胶109和第一晶种层107形成通孔111，则可以使用合适的去除工艺(在图1中没有示出，但在下面的图3中可见)去除光刻胶109。在实施例中，可以使用等离子灰化工艺以去除光刻胶109，由此，可以增加光刻胶109的温度直到光刻胶109经历热分解并且可以被去除。然而，可以可选地利用诸如湿剥离的任何其他合适的工艺。光刻胶109的去除可以暴露下面的第一晶种层107部分。
一旦暴露，可以实施第一晶种层107的暴露部分的去除(在图1中没有示出，但在下面的图3中可见)。在实施例中，可以通过例如湿或干蚀刻工艺去除第一晶种层107的暴露部分(例如，未被通孔111覆盖的那些部分)。例如，在干蚀刻工艺中，使用通孔111作为掩模，可以将反应剂直接导向第一晶种层107。在另外的实施例中，蚀刻剂可以喷涂或以其它方式放置为与第一晶种层107接触以去除第一晶种层107的暴露部分。在已经蚀刻掉第一晶种层107的暴露部分之后，在通孔111之间暴露部分聚合物层105。
图2示出将附接至通孔111内的聚合物层105的第一半导体器件201(在图2中未示出，但是结合图3在下文中示出和描述)。在实施例中，第一半导体器件201包括第一衬底203、第一有源器件(未单独示出)、第一金属化层205、第一接触焊盘207、第一钝化层211和第一外部连接件209。第一衬底203可以包括掺杂或未掺杂的块状硅、或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、锗硅、SOI、绝缘体上锗硅(SGOI)或它们的组合的半导体材料层。可以使用的其它衬底包括多层衬底、梯度衬底或混合取向衬底。
第一有源器件包括诸如电容器、电阻器、电感器等各种有源器件和无源器件，其可用于产生为第一半导体器件201设计的期望结构和功能要求。可以在第一衬底203内或上使用任何合适的方法形成第一有源器件。
第一金属化层205形成在第一衬底203和第一有源器件上方并且设计为连接各个有源器件以形成功能电路。在实施例中，第一金属化层205由介电材料和导电材料的交替层形成并且可以通过诸如沉积、镶嵌、双镶嵌等的任何适合的工艺形成。在实施例中，可能存在通过至少一个层间介电层(ILD)与第一衬底203分隔开的四个金属化层，但是第一金属化层205的精确数目取决于第一半导体器件201的设计。
第一接触焊盘207可以形成在第一金属化层205上方并且与第一金属化层205电接触。第一接触焊盘207可以包括铝，但是可以可选地使用诸如铜的其他材料。第一接触焊盘207的形成方法如下：可以使用诸如溅射的沉积工艺以形成材料层(未示出)和然后可以通过合适的工艺(诸如光刻掩蔽和蚀刻)去除材料层的部分以形成第一接触焊盘207。然而，可以利用任何其它合适的工艺以形成第一接触焊盘207。第一接触焊盘可以形成为具有介于约0.5μm和约4μm之间的厚度，诸如约1.45μm。
可以在第一衬底203上的第一金属层205和第一接触焊盘207上方形成第一钝化层211。可以由诸如聚苯并恶唑(PBO)的一种或多种合适的介电材料制成第一钝化层211，但是可以可选地使用诸如聚酰亚胺或聚酰亚胺衍生物的任何合适的材料。可以使用例如旋涂工艺将第一钝化层211放置为具有约5μm至约25μm之间(诸如约7μm)的厚度，但是可以可选地使用任何合适的方法和厚度。
可以形成第一外部连接件209以在第一接触焊盘207和例如第一再分布层505(在图2中未示出，但是结合图5B在下文中示出和描述)之间提供用于接触的导电区。在实施例中，第一外部连接件209可以是导电柱并且可以通过首先在第一钝化层211上方形成具有介于约5μm至约20μm之间的厚度(诸如约10μm)的光刻胶(未示出)来形成。可以图案化光刻胶以暴露部分第一钝化层211，导电柱将延伸穿过第一钝化层211。一旦图案化，然后光刻胶可以用作掩模以去除第一钝化层211的期望部分，从而暴露出下面的第一接触焊盘207的将接触第一外部连接件209的那些部分。
第一外部连接件209可以形成在第一钝化层211和光刻胶的开口内。第一外部连接件209可以由诸如铜的导电材料形成，但是还可以使用诸如镍、金或金属合金、它们的组合等的其他导电材料。此外，可以使用诸如电镀的工艺来形成第一外部连接件209，通过电镀，电流流过第一接触焊盘207的导电部分至期望形成的第一外部连接件209，并且第一接触焊盘207浸没在溶液中。溶液和电流将例如铜沉积在开口内以填充和/或过填充光刻胶和第一钝化层211的开口，从而形成第一外部连接件209。然后，可以使用例如灰化工艺、化学机械抛光(CMP)工艺、它们的组合等去除位于第一钝化层211的开口外侧的过量的导电材料和光刻胶。
然而，本领域普通技术人员应该意识到，上述形成第一外部连接件209的工艺仅仅是一种这样的描述，而不旨在将实施例限于这种精确的工艺。相反，所描述的工艺预期仅是说明性的，并且可以可选地利用用于形成第一外部连接件209的任何合适的工艺。所有合适的工艺旨在完全包括在本发明的范围内。
管芯附接膜(DAF)217可以放置在第一衬底203的相对侧上以帮助将第一半导体器件201附接至聚合物层105。在实施例中，管芯附接膜217是环氧树脂、酚醛树脂、丙烯酸橡胶、二氧化硅填料或它们的组合，并且使用层压技术来施加。然而，可以可选地利用任何其它合适的可选材料和形成方法。
图3示出在聚合物层105上放置第一半导体器件201以及放置第二半导体器件301。在实施例中，第二半导体器件301可以包括第二衬底303、第二有源器件(未单独示出)、第二金属化层305、第二接触焊盘307、第二钝化层311和第二外部连接件309。在实施例中，第二衬底303、第二有源器件、第二金属化层305、第二接触焊盘307、第二钝化层311和第二外部连接件309可以类似于第一衬底203、第一有源器件、第一金属化层205、第一接触焊盘207、第一钝化层211和第一外部连接件209，虽然它们也可能不同。
在实施例中，可以使用例如拾取和放置工艺将第一半导体器件201和第二半导体器件301放置到聚合物层105上。然而，也可以利用放置第一半导体器件201和第二半导体器件301的任何其他方法。
图4示出通孔111、第一半导体器件201和第二半导体器件301的包封。可以在模制器件(未在图4中示出)中实施包封，模制器件可以包括顶部模制部分和可与顶部模制部分分离的底部模制部分。当顶部模制部分降低至邻近底部模制部分时，可以形成用于第一载体衬底101、通孔111、第一半导体器件201和第二半导体器件301的模腔。
在包封工艺期间，可以将顶部模制部分放置为邻近底部模制部分，从而将第一载体衬底101、通孔111、第一半导体器件201和第二半导体器件301封闭在模腔内。一旦封闭，顶部模制部分和底部模制部分可以形成气密密封以控制气体从模腔的流入和流出。一旦密封，密封剂401可以放置在模腔内。密封剂401可以是诸如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂、它们的组合等的模塑料树脂。可以在顶部模制部分和底部模制部分对准之前，将密封剂401放置于模腔内，或者可以通过注入口将密封剂401注入模腔。
一旦已经将密封剂401放置于模腔内，使得密封剂401包封第一载体衬底101、通孔111、第一半导体器件201和第二半导体器件301，则可以固化密封剂401以硬化密封剂401，从而用于最佳保护。虽然精确的固化工艺至少部分取决于选择用于密封剂401的特定材料，在将模塑料选择作为密封剂401的实施例中，可以通过诸如将密封剂401加热至约100℃至约130℃之间的温度(诸如约125℃)，并且持续约60秒至约3000秒(诸如约600秒)的工艺进行这种固化。此外，引发剂和/或催化剂可以包括在密封剂401内以更好地控制固化工艺。
然而，本领域普通技术人员应当意识到，上述固化工艺仅仅是示例性工艺并且不旨在限制当前的实施例。可以可选地使用诸如照射或甚至允许密封剂401在环境温度下硬化的其它固化工艺。可以使用任何合适的固化工艺，并且所有这些工艺旨在完全包括在本文所讨论的实施例的范围内。
图4也示出密封剂401的减薄以暴露通孔111、第一半导体器件201和第二半导体器件301以用于进一步处理。例如，可以使用机械研磨或化学机械抛光(CMP)工艺来实施减薄，从而利用化学蚀刻剂和研磨剂以反应和研磨掉密封剂401、第一半导体器件201和第二半导体器件301，直到已经暴露通孔111、第一外部连接件209(在图2中示出)和第二外部连接件309(在图3中示出)。因此，第一半导体器件201、第二半导体器件301和通孔111可以具有与密封剂401在同一平面上的平坦的表面。
然而，虽然上述的CMP工艺表现为一个示例性的实施例，但是其不旨在限制于该实施例。可以可选地使用任何其他合适的去除工艺以减薄密封剂401、第一半导体器件201和第二半导体器件301并且暴露通孔111。例如，可以利用一系列化学蚀刻。可以可选地利用该工艺和任何其他合适的工艺以减薄密封剂401、第一半导体器件201和第二半导体器件301，并且所有这些工艺旨在完全包括在实施例的范围内。
图5A至图5B示出位于密封剂401以及现在暴露的第一半导体器件201、第二半导体器件和通孔111上方的再分布结构500的形成，图5B示出图5A中的虚线框502的近视图。在实施例中，可以通过首先在密封剂401上方形成第一再分布钝化层501来形成再分布结构500。第一再分布钝化层501可以是聚苯并恶唑(PBO)。在可选实施例中，第一再分布钝化层501可以是诸如低固化温度聚酰亚胺的聚酰亚胺。可以使用例如旋涂工艺将第一再分布钝化层501放置为具有约5μm至约17μm之间(诸如约7μm)的厚度，但是可以可选地使用任何合适的方法和厚度。
一旦形成第一再分布钝化层501，可以穿过第一再分布钝化层501形成第一再分布通孔503以电连接至第一半导体器件201、第二半导体器件301和通孔111。在实施例中，可以通过使用例如镶嵌工艺形成第一再分布通孔503，因此，首先使用例如光刻掩模和蚀刻工艺或曝光或显影第一再分布钝化层501的材料(假如第一再分布钝化层501的材料是光敏的)来图案化第一再分布钝化层501以形成开口。一旦图案化，将诸如铜的导电材料填充开口并且使用例如诸如化学机械抛光的平坦化工艺去除多余的材料。然而，可利用任何合适的工艺或材料。
在形成第一再分布通孔503后，第一再分布层505形成在第一再分布通孔503上方并且与第一再分布通孔503电连接。在实施例中，可以通过首先由诸如CVD或溅射的合适的形成工艺形成钛铜合金的晶种层(未示出)来形成第一再分布层505。然后可以形成光刻胶以覆盖晶种层，并且然后可以图案化光刻胶以暴露期望第一再分布层505定位的位置的晶种层的那些部分。
一旦已形成并且图案化光刻胶，可以通过诸如镀的沉积工艺在晶种层上形成诸如铜的导电材料。可以形成具有约1μm和约10μm之间(诸如约5μm)的厚度的导电材料。然而，虽然讨论的材料和方法适用于形成导电材料，但是这些材料仅仅是示例性的。可以可选地使用诸如AlCu或Au的任何其它合适的材料以及诸如CVD或PVD的任何其它合适的形成工艺以形成第一再分布层505。
一旦已经形成导电材料，可以通过诸如化学剥离和/或灰化的合适的去除工艺去除光刻胶。此外，在去除光刻胶之后，可以通过例如使用导电材料作为掩模的合适的蚀刻工艺去除被光刻胶覆盖的晶种层的那些部分。
在形成第一再分布层505之后，可以形成第二再分布钝化层507以帮助隔离第一再分布层505。在一些实施例中，第二再分布钝化层507可以是与第一再分布钝化层501不同的材料。在说明性实例中，第一再分布钝化层501可以是PBO，并且第二分布钝化层可以是诸如低温固化聚酰亚胺的对下面的层(例如，第一再分布层505和第一再分布钝化层501)具有更高的附着力的介电材料。低温固化聚酰亚胺可以是具有比用于第一再分布钝化层501的正性PBO更低的显影风险的负性材料。在可选实施例中，第二再分布钝化层507是与第一再分布钝化层501相同的材料。在本实施例中，第一和第二再分布钝化层501、507可以由低温固化聚酰亚胺形成。
诸如当诸如第二再分布钝化层507的一个或多个再分布钝化层由低温固化聚酰亚胺形成时，用于形成并图案化低温固化聚酰亚胺的示例性工艺将更详细的讨论。在低温固化聚酰亚胺用于组合物的具体实施例中，可以通过首先产生低温固化聚酰亚胺组合物来形成低温固化聚酰亚胺，低温固化聚酰亚胺组合物包括置于低温固化聚酰亚胺溶剂中的低温固化聚酰亚胺树脂以及光活性组分(PAC)。在实施例中，低温固化聚酰亚胺树脂可包括由以下化学的单体组成的聚合物：
Figure BDA0001192904910000111
另外，虽然低温固化聚酰亚胺树脂可以是一个上述实施例，但是低温固化聚酰亚胺树脂不旨在仅限制为本文描述的具体实施例。相反，可以可选地利用任何合适的低温固化聚酰亚胺树脂，并且所有这样的光敏聚酰亚胺树脂旨在完全地包括在实施例的范围内。
PAC可以是诸如光致产酸剂、光致产碱剂，自由基产生剂等的光活性化合物，并且PAC可以是正性作用或负性作用。在PAC是光致产酸剂的实施例中，PAC可以包括卤代三嗪、鎓盐、重氮盐、芳族重氮盐、鏻盐、锍盐、碘盐、酰亚胺磺酸酯、肟磺酸盐、砜、邻硝基磺酸盐、磺化酯、卤代磺酰二甲酰亚胺、重氮砜、α-氰基羟基胺磺酸盐、酰亚胺磺酸盐、酮重氮砜、磺酰基重氮酯、1,2-二(芳基磺酰基)肼、硝基苄酯和均三嗪衍生物、它们的合适的组合等。
可以使用的光致产酸剂的具体实例包括α.-(三氟甲基磺酰氧基)-二环[2.2.1]庚-5-烯-2,3-二甲酰亚胺(MDT)、N-羟基萘二甲酰亚胺(DDSN)、苯偶姻甲苯磺酸酯、叔丁基苯基α-(对甲苯磺酰氧基)-乙酸甲酯和叔丁基α-(对-甲苯磺酰氧基)-乙酸甲酯、三芳基锍和二芳基碘六氟锑酸盐、六氟砷酸盐、三氟甲磺酸盐、全氟碘鎓、N-樟脑磺酰氧萘、N-五氟苯基磺酰萘、诸如二芳基碘(烷基或芳基)磺酸酯和双(二-叔丁基苯基)碘鎓樟脑磺酸盐的离子碘鎓磺酸盐、诸如全氟磺酸全氟烷基磺酸盐、全氟辛烷磺酸盐全氟烷基磺酸、三氟甲磺酸的全氟烷基磺酸、诸如三苯基锍三氟甲磺酸酯或双-(叔丁基苯基)碘鎓三氟甲磺酸酯的芳基(例如，苯基或苄基)三氟甲磺酸酯；连苯三酚衍生物(例如，邻苯三酚的三甲磺酸盐)、羟基酰亚胺的三氟甲磺酸酯、α，α'双-磺酰基-重氮甲烷、硝基取代的苄醇的磺酸酯、萘醌-4-二叠氮化物、烷基二砜等。
在PAC是自由基产生剂的实施例中，PAC可以包括正苯基甘氨酸，诸如二苯甲酮、N，N'-四甲基-4，4'-二氨基二苯甲酮、N，N'-四乙基-4，4'-二氨基二苯甲酮、4-甲氧基-4'-二氨基二苯甲酮、3，3'-二甲基-4-甲氧基二苯甲酮、p，p'-双(二甲基氨基)苯并苯酮、p，p'-双(二乙基氨基)苯甲酮、蒽醌、2-乙基蒽醌、萘醌和菲醌的芳族酮，诸如苯偶姻、苯偶姻甲醚、苯偶姻乙醚、苯偶姻异丙醚、苯偶姻-正丁醚、苯偶姻-苯基醚、甲基苯偶姻和乙基苯偶姻的苯偶姻、诸如苄基、苄基二苯基二硫和苄基二甲基缩酮的苄基衍生物，诸如9-苯基和1,7-双(9-吖啶基)庚烷的吖啶衍生物，诸如2-氯噻吨酮、2-甲基噻吨酮、2,4-二乙基噻吨酮、2,4-二甲基噻吨酮和2-异丙基噻吨酮的噻吨酮，诸如1,1-二氯苯乙酮，PT-丁基氯-苯乙酮、2,2-二乙氧基苯乙酮、2，2-二甲氧基-2-苯基苯乙酮、以及2,2-二氯-4-苯氧基苯乙酮的苯乙酮，诸如2-(邻氯苯基)-4,5-二苯基咪唑二聚物、2-(邻氯苯基)-4,5-二-(间甲氧基苯基)咪唑二聚物、2-(邻氟苯基)-4,5-二苯基咪唑二聚物、2-(邻甲氧基苯基)-4,5-二苯基咪唑二聚物、2-(对甲氧基苯基)-4,5-二苯基咪唑二聚物、2,4-二(对甲氧基苯基)-5-苯基咪唑二聚物、2-(2,4-二甲氧基苯基)-4,5-二苯基咪唑二聚物和2-(对-甲基苯基巯)-4,5-二苯基咪唑二聚物等的2,4,5-三芳基咪唑二聚物、它们的合适的组合等。
在PAC是光致产碱剂的实施例中，PAC可以包括季铵二硫代氨基甲酸酯、α氨基酮、含有诸如二苯并苯乙酮肟环己烷氨基甲酸酯的分子的肟-氨基甲酸乙酯、铵四硼酸有机盐和N-(2-硝基苄氧羰)环胺、它们合适的组合等。然而，本领域的普通技术人员应当认识到，在此列出的化学品化合物仅仅旨在作为PAC的示意性实例并且不旨在将实施例仅限制到特别描述的PAC。然而，可以可选地使用任何合适的PAC，并且所有这些PAC旨在完全包括在本发明的范围内。
在实施例中，低温固化聚酰亚胺溶剂可以是有机溶剂，并且可以包括任何合适的溶剂诸如酮、醇、多元醇、醚、二醇醚、环醚、芳族烃、酯、丙酸盐、乳酸盐、乳酸酯、亚烷基二醇单烷基醚、烷基乳酸盐、烷基烷氧基丙酸、环状内酯、包含一个环的酮类化合物、碳酸亚烃酯、烷基烷氧基乙酸、烷基丙酮酸、乙二醇烷基醚乙酸酯、乙二醇、丙二醇烷基醚乙酸酯、亚烷基二醇烷基醚酯、亚烷基二醇单烷基酯等。
可使用作为低温固化聚酰亚胺组合物的低温固化聚酰亚胺溶剂的材料的具体实例包括丙酮、甲醇、乙醇、甲苯、二甲苯、4-羟基-4-甲基-2-戊酮、四氢呋喃、甲基乙基酮、环己酮、甲基异戊基酮、2-丁酮、乙二醇、乙二醇单乙酸酯、乙二醇二甲醚、乙二醇甲乙醚、乙二醇单乙醚、甲基纤维素醋酸、乙基溶纤剂乙酸酯、二甘醇、二甘醇单乙酸酯、甘醇单甲醚、二甘醇二乙醚、二甘醇二甲醚、二甘醇乙基甲基醚、二甘醇单乙醚、二甘醇单丁醚、2-羟基丙酸乙酯、2-羟基-2-甲基丙酸甲酯、2-羟基-2-甲基丙酸乙酯、乙氧基、羟基乙酸乙酯、2-羟基-2-甲基丁酸甲酯、3-甲氧基丙酸甲酯、3-甲氧基丙酸乙酯、3-乙氧基丙酸甲酯、3-乙氧基丙酸乙酯、乙酸乙酯、乙酸丁酯、乳酸甲酯和乳酸乙酯、丙二醇、丙二醇单乙酸酯、丙二醇单乙醚乙酸酯、丙二醇单甲醚乙酸酯、丙二醇单丙甲基醚乙酸酯、丙二醇单丁醚乙酸酯、丙二醇甘醇单丁醚乙酸酯、丙二醇单甲醚丙酸酯、丙二醇单乙醚丙酸酯、丙二醇甲基醚乙酸酯、丙二醇乙醚乙酸酯、乙二醇单甲醚乙酸酯、乙二醇单乙醚醋酸酯、丙二醇单甲醚、丙二醇单乙醚、丙二醇单丙醚、丙二醇单丁醚、乙二醇单甲醚、乙二醇单乙醚、乳酸丙酯和乳酸丁酯、3-乙氧基丙酸乙酯、3-乙氧基丙酸乙酯、3-甲氧基丙酸甲酯、3-乙氧基丙酸甲酯、和3-甲氧基丙酸乙酯、β-丙内酯、β-丁内酯、γ-丁内酯、α-甲基-γ-丁内酯、β-甲基-γ-丁内酯、γ-戊内酯、γ-己内酯、γ-辛内酯、α-羟基-γ-丁内酯、2-丁酮、3-甲基丁酮、频哪酮、2-戊酮、3-戊酮、4-甲基-2-戊酮、2-甲基-3-戊酮、4,4-二甲基-2-戊酮、2,4-二甲基-3-戊酮、2,2,4,4-四甲基-3-戊酮、2-己酮、3-己酮、5-甲基3-己酮、2-庚酮、3-庚酮、4-庚酮、2-甲基-3-庚酮、5-甲基-3-庚酮、2,6-二甲基-4-庚酮、2-辛酮、3-辛酮、2-壬酮、3-壬酮、5-壬酮、2-癸酮、3-癸酮、4-癸酮、5-己烯-2-酮，3-戊烯-2-酮、环戊酮、2-甲基环戊酮、3-甲基环戊酮、2,2-甲基环戊酮、2,4,4-三甲基环戊烷、环己酮、3-甲基环己酮、4-甲基环己酮、4-乙基环己酮、2,2-二甲基环己酮、2,6-二甲基环己酮、2,2,6-三甲基环己酮、环庚酮、2-甲基环戊酮、3-甲基环戊酮、碳酸丙烯酯、碳酸亚乙烯酯、碳酸乙烯酯和丁烯酯、乙酸-2-甲氧基乙基、乙酸-2-乙氧基乙基、乙酸基-2-(2-乙氧基乙氧基)乙基、乙酸-3-甲氧基-3-甲基丁基、乙酸-1-甲氧基-2-丙基、丙二醇、单甲醚、单乙醚、单丙醚、单苯醚、丙二醇单乙酸酯、二恶烷、乳酸乙酯、乙酸甲酯、乙酸乙酯、乙酸丁酯、丙酮酸甲酯、丙酮酸乙酯、丙酮酸丙酯、甲氧基丙酸甲酯、乙氧基丙酸乙酯、正甲基吡咯烷酮(NMP)、2-甲氧基乙醚(二甘醇二甲醚)、乙二醇单甲基醚、丙二醇单甲醚、丙酸甲酯、丙酸乙酯和乙氧基丙酸乙酯、甲基乙基酮、环己酮、2-庚酮、二氧化碳、环戊酮、环己酮、3-乙氧基丙酸乙酯、丙二醇甲基醚乙酸酯(PGMEA)、亚甲基纤维素、醋酸丁酯、和2-乙氧基乙醇、N-甲基甲酰胺、N，N-二甲基甲酰胺、N-甲基甲酰苯胺、N-甲基乙酰胺、N,N-二甲基乙酰胺、N-甲基吡咯烷酮、二甲亚砜、苄基乙基醚、二乙醚、乙酰丙酮、异佛尔酮、己酸、辛酸、1-辛醇、1-壬醇、苄醇、乙酸苄酯、苯甲酸乙酯、草酸二乙酯、马来酸二乙酯、γ-丁内酯、碳酸亚乙酯、碳酸丙烯酯、苯溶纤剂、聚酰胺酸酯等。
在一个非限制性的说明性实施例中，低温固化聚酰亚胺组合物可以包括N-甲基-2-吡咯烷酮(NMP)、聚酰胺酸酯、乳酸乙酯(EL)、四乙二醇二甲基丙烯酸酯或其组合。例如，低温固化酰亚胺组合物可以包括45％-55％的N-甲基-2-吡咯烷酮(NMP)、25％-35％的聚酰胺酸酯、10％-15％的乳酸乙酯(EL)、和1％-5％四乙二醇二甲基丙烯酸酯。
在实施例中，低温固化聚酰亚胺树脂和PAC以及任何所期望的添加剂或其它试剂一起添加到应用的低温固化聚酰亚胺溶剂中。例如，低温固化聚酰亚胺树脂可具有在约5％和约50％之间(例如，约25％)的浓度，而PAC可具有在约0.1％和约20％之间(例如约5％)的浓度。添加完毕后，混合该混合物以在整个低温固化聚酰亚胺组合物中实现均匀的组合物，从而确保不存在由不均匀的混合或不恒定的组合物引起的缺陷。一旦混合在一起，低温固化聚酰亚胺组合物可以在其使用之前存储或者立即使用。
使用第二再分布钝化层507作为实例，一旦准备好，第二再分布钝化层507可以通过首先将低温固化聚酰亚胺组合物施加到第一再分布层505和第一再分布钝化层501上来形成。第二再分布钝化层507可以施加到第一再分布层505上，使得第二再分布钝化层507涂敷第一再分布层505的上部暴露的表面，并且可以使用诸如旋涂工艺、浸涂法、气刀涂布法、帘式涂布法、线棒涂布法、凹版涂布法、层压法、挤压涂布法、它们的组合等工艺来施加。第二再分布钝化层507可以放置成在约7μm至约35μm之间的厚度。
一旦应用，在曝光之前(下面进一步描述)，可以烘焙第二再分布钝化层507以固化和干燥第二再分布钝化层507。第二再分布钝化层507的固化和干燥去除了溶剂组分，同时留下树脂、PAC和任何其它选择的添加剂。在实施例中，可以诸如在约40℃和150℃之间(诸如150℃)的适合蒸发溶剂的温度下实施预烘焙，但是精确的温度取决于选择用于第二再分布钝化层507的材料。实施足以固化和干燥第二再分布钝化层507的诸如在约10秒至约5分钟之间(诸如270秒)的时间的预烘焙。
一旦固化并干燥完，可以图案化第二再分布钝化层507以形成开口523，其中填充有导电材料，该导电材料形成第二再分布钝化层507并且至第一再分布层505。在实施例中，可通过放置封装件来启动图案化，已经在用于曝光的光学光刻系统中在该封装件上方形成第二再分布钝化层507。
参照图6，提供了光学光刻系统601。光学光刻系统601可以包括光源603、光605、聚光透镜607、光掩模609、掩模台611、投影透镜613、封装件台619、封装件617(示意性地呈现诸如载体衬底101、第一和第二半导体器件201和301、密封剂401等的组件，第二再分布钝化层507形成在其上方，如图5A和图5B所示)和此后称为第二再分布钝化层507的钝化层615。然而，系统601的其它配置和内含物或省略是可能的。
系统601也可称为步进器或扫描仪，并且光掩模609也称为掩模、光掩模或中间掩模。光源603包括提供具有约365nm的UV波长的光605的辐射源。例如，可以利用用于提供诸如I线(365nm)波长的UV波长的汞灯。在说明性实施例中，光学光刻系统601是用于产生具有365nm的单波长的光的I线步进器。
在实施例中，光源603将光605供应到第二再分布钝化层507以诱导PAC的反应，这进而与第二再分布钝化层聚合物树脂反应以化学地改变第二再分布钝化层507的被光605入射的那些部分。入射在部分第二再分布钝化层507上的图案化的光诱导第二再分布钝化层507内的PAC的反应。然后，PAC吸收图案化的光的化学反应产物(例如，酸/碱/自由基)与第二再分布钝化层聚合物树脂反应，化学地改变通过图案化掩模照射的那些部分中的第二再分布钝化层507。聚光透镜607配置为将光605引导到光掩模609。在说明性实施例中，在曝光步骤期间，只有I线波长的光由光605供应到第二再分布钝化层507(例如，与来自GHI线波长的宽带光对比)。
在实施例中，系统601将具有小于500mJ/cm2的低能量剂量的光605入射到第二再分布钝化层507。在一些实施例中，能量剂量大约是在60mJ/cm2到185mJ/cm2之间。在其它实施例中，能量剂量是在约125mJ/cm2到375mJ/cm2之间。可以理解，能量的量可取决于第二再分布钝化层507的厚度和形成的通孔开口的尺寸。例如，在说明性实施例中，当第二再分布钝化层507是7um厚并且通孔开口为7um宽时，曝光剂量可以是125mJ/cm2(+/-大约60mJ/cm2)，而当第二再分布钝化层507是12.5um厚并且通孔开口为10um宽时，曝光剂量可以是250mJ/cm2(+/-约125mJ/cm2)。
光掩模609阻挡了部分光605，并提供了光605的空间像以形成图案化的光。光掩模609可以是二元掩模(BIM)、超级二元掩模(SBIM)或包括交替相移掩模(alt.PSM)或衰减相移掩模(att.PSM)的相移掩模(PSM)。在光605实际入射到第二再分布钝化层507之前，光掩模609位于能量源或光605和第二再分布钝化层507之间以阻挡部分光605以形成图案化的能量。在实施例中，光掩模609可以包括一系列的层(例如，衬底、吸收层、抗反射涂层、遮光层等)以反射、吸收或阻挡部分光605到达不期望被照射的第二再分布钝化层507的那些部分。通过穿过光掩模609以所期望照射的形状形成开口可以在光掩模609中形成所期望的图案。
光掩模609设置在掩模台611上。掩模台611包括多个电机、辊式导轨和工作台。掩模台611可以通过真空在掩模台611上固定光掩模609。掩模台611用于在光学光刻系统601中在对准、聚焦、调平及曝光操作期间提供在X、Y、Z方向的光掩模609的准确位置和移动。
投影透镜613包括用于降低由光掩模609提供的图案化图像的放大透镜并且引导图案化的光到第二再分布钝化层507，第二再分布钝化层507沉积在被衬底台619固定的衬底617上。在说明性实施例中，投影透镜613具有在约0.1和约0.18之间(诸如0.16)的低数值的孔径(与在0.4至0.9的范围内的高数值孔径相比)。
衬底台619在光学光刻系统601中在对准、聚焦、调平及曝光操作期间提供了在X、Y、Z方向的衬底617的准确位置和移动，使得光掩模609的图案以重复的方式转移到第二再分布钝化层507上(尽管其它光刻方法是可能的)。光学光刻系统601或其部分可包括诸如真空系统和/或冷却系统的附加物品。
再次参照图5A和5B，在曝光第二再分布钝化层507后，可以使用第一曝光后烘焙(PEB)以在曝光期间协助由入射在PAC上的能量产生的酸/碱/自由基的产生、分散和反应。这种协助有助于创建或增强在被能量入射的那些区域和未被能量入射的那些区域之间产生化学差异或不同的极性的化学反应。这些化学差异也导致被能量入射的那些区域和未被能量入射的那些区域之间的溶解度的差异。在实施例中，第二再分布钝化层507的温度可以增加至约70℃和约150℃之间并持续约40秒至约120秒之间(诸如约2分钟)的一段时间。在具体实施例中，可以在140℃、150℃、130℃、110℃、90℃和70℃的温度下实施2分钟的显影后烘焙。
一旦已经曝光和烘焙第二再分布钝化层507，可以使用显影剂显影第二再分布钝化层507。在第二再分布钝化层507是低温固化聚酰亚胺的实施例中，第一显影剂可以是有机溶剂，或临界液体可以用于去除未曝光于能量的第二再分布钝化层507的那些部分，并且因此保留其最初的溶解度。可以使用的材料的具体实例包括烃溶剂、醇溶剂、醚溶剂、酯溶剂、临界流体、它们的组合等。可以使用于负性溶剂的材料的具体实例包括环戊酮(A515)、己烷，庚烷、辛烷、甲苯、二甲苯、二氯甲烷、氯仿、四氯化碳、三氯乙烯、甲醇、乙醇、丙醇、丁醇、临界二氧化碳、二乙醚、二丙醚、二丁醚、乙基乙烯基醚、二恶烷、环氧丙烷、四氢呋喃、溶纤剂、甲基溶纤剂，丁基溶纤剂、甲基卡必醇、二乙二醇单乙醚、丙酮、甲基乙基酮、甲基异丁基酮、异佛尔酮、环己酮、乙酸甲酯、乙酸乙酯、乙酸丙酯、乙酸丁酯、吡啶、甲酰胺、N，N-二甲基甲酰胺等。
可以使用例如旋涂工艺将第一显影剂施加到第二再分配钝化层507。在此工艺中，从第二再分布钝化层507之上将第一显影剂施加到第二再分布钝化层507，同时第二再分布钝化层507是旋转的。在实施例中，第一显影剂可以在约10℃和约80℃之间(诸如50℃)的温度下并且显影可以持续约1分钟至约60分钟之间(诸如约30分钟)。
然而，在此描述的旋涂方法是在曝光之后显影第二再分布钝化层507的一种合适的方法，它是示意性的，并不用于限制实施例。当然，可以可选地使用包括浸渍工艺、搅拌工艺、喷涂工艺、它们的组合等用于显影的任何合适的方法。所有这些显影工艺旨在完全包括在该实施例的范围内。
在显影步骤期间，出现了膜损失。然而，相比于GHI线曝光，I线曝光中减少了低温固化聚酰亚胺的膜损失。例如，显影膜损失从GHI线曝光的1.42微米减少至I线曝光的0.47微米。GHI线曝光是使用多波长的宽带曝光，而I线曝光使用了在365nm的范围内的单波长。
显影后，可以使用显影后烘焙工艺以在显影工艺后聚合和稳定第二再分布钝化层507。在实施例中，可以在约140℃的温度下实施约2分钟时间的曝光后烘焙工艺。
在显影后烘焙和RDL表面处理后，可以固化第二再分布钝化层507。在第二再分布钝化层507包括低温固化聚酰亚胺的实施例中，可以在小于约230℃的低温处(诸如，在约200℃和230℃之间的温度)实施介于约1小时和约2小时之间的一段时间的固化工艺。在具体实施例中，可以在约230℃的温度下实施约1小时，在约220℃的温度下实施约1小时，在约200℃的温度下实施约2小时的固化工艺。然而，可利用任何合适的温度和时间。
仍参照图5A和图5B，在已经图案化第二再分布钝化层507后，可以形成第二再分布层509以延伸穿过第二再分布钝化层507内形成的开口并且与第一再分布层505电连接。在实施例中，可以使用与第一介电层505类似的材料和工艺形成第二再分布层509。例如，可以应用晶种层并且被图案化的光刻胶覆盖，可以将诸如铜的导电材料施加到晶种层上，可以去除图案化的光刻胶，并且可以使用导电材料作为掩模蚀刻晶种层。然而，可利用任何合适的材料或制造工艺。
在形成第二再分布层509后，在第二再分布层509上方应用第三再分布钝化层511以帮助隔离和保护第二再分布层509。在实施例中，可以使用与第二再分布钝化层507类似的材料和类似的方式形成第三再分布钝化层511。例如，第三再分布钝化层511可以由已经应用和图案化的低温固化聚酰亚胺形成，这将在下面描述。然而，可利用任何合适的材料或制造工艺。
在已经图案化第三再分布钝化层511后，可以形成第三再分布层513以延伸穿过第三再分布钝化层511内形成的开口并且与第二再分布层509电连接。在实施例中，可以使用与第一再分布层505类似的材料和工艺形成第三再分布层513。例如，可以应用晶种层并且被图案化的光刻胶覆盖，可以将诸如铜的导电材料施加到晶种层上，可以去除图案化的光刻胶，并且可以使用导电材料作为掩模蚀刻晶种层。然而，可使用任何合适的材料或制造工艺。
在形成第三再分布层513后，在第三再分布层513上方形成第四再分布钝化层515以帮助隔离和保护第三再分布层513。在实施例中，可以使用与第二再分布钝化层507类似的材料和类似的方式形成第四再分布钝化层515。例如，第四再分布钝化层515可以由已经应用和图案化的低温固化聚酰亚胺形成，这将在下面描述。然而，可利用任何合适的材料或制造工艺。
由低温固化聚酰亚胺形成的其它再分布钝化层可以如上文所描述的第二再分布钝化层507进行同样的处理。
参照图7A至图7D，根据一些实施例，呈现部分再分布结构并且有助于说明实施例的益处。图7A是如本文描述的形成的再分布结构的截面图。图7A示出用于再分布结构的平坦化程度(DoP)。图7B示出图7A的特写图，其示出由下面的再分布层引起的再分布钝化层的表面中的缺陷。DoP由下面的等式决定，其中t是再分布层的厚度并且ts是由下面的再分布层引起的再分布钝化层中的凸块或缺陷的高度。
DoP＝(1–ts/t)x100％.
当使用I线曝光而不是GHI线曝光由低温固化聚酰亚胺形成的再分配钝化层时提高了DoP。例如，实验数据显示DoP从48.6％提高到71.4％。换言之，在I线曝光后，低温固化聚酰亚胺的表面显著变平。
影响DoP的一个因素可以在图7C和图7D中详细的观察到。本领域的技术人员可以理解，在之前所述的显影阶段期间，削弱了例如低温固化聚酰亚胺的薄膜的交联，并且交联的削弱可以在固化工艺期间影响膜性能。已经确定，暴露于单波长I线的低温固化聚酰亚胺具有比暴露于宽带GHI线的低温固化聚酰亚胺更强的交联。其结果是，当低温固化聚酰亚胺暴露于I线时，限定通孔开口的膜的顶角更圆。如图7D所示，在一些实施例中，圆形的顶角在约0.3Π至0.5Π弧度(rad)(50度-90度)的范围内。通过非限制性实例的方法，更圆的通孔角可以减小集成扇出(InFO)封装件中的低温固化聚酰亚胺的介电应力。
如上所述，图案化工艺影响了限定通孔开口的钝化层的顶角的圆化。然而，图案化工艺在钝化层的顶面中的通孔开口旁边进一步产生压痕。来自通孔开口的压痕的量或角度也影响DoP。压痕的角度越大，钝化层的顶面越宽，由于ts值的增加而导致DoP的减小。在说明性实施例中，暴露于I线的低温固化聚酰亚胺的压痕具有约2度到8度的角度，而暴露于GHI线的低温固化聚酰亚胺的压痕具有约10度至15度的角度。
首先参照图7C，可以看出通孔的侧壁的角度。对于低温固化聚酰亚胺，I线曝光产生比GHI线陡峭的通孔轮廓，其可以显著扩大再分布线(RDL)路由窗口。通过举例的方式，对于I线的通孔轮廓是75度-85度，而对于GHI线的通孔轮廓仅是55度-65度。
图8A示出根据一些实施例的相对于显影时间的通孔的平均目标厚度(THK)的图形表示，在其中形成通孔的钝化层是低温固化聚酰亚胺。图8A比较了暴露于GHI线和I线的低温固化聚酰亚胺的通孔的THK和显影时间。在1.8倍的最小显影时间(MDT)处的暴露于I线的钝化层的THK显示出了0.47微米的损失。相比较而言，在1.8倍的MDT处的暴露于GHI线的钝化层的THK是1.42微米。
图8B示出根据一些实施例的相对于显影时间的由低温固化聚酰亚胺形成的钝化层的膜损失的图形表示，在其中形成通孔的钝化层是低温固化聚酰亚胺。图8B比较了暴露于GHI线和I线的低温固化聚酰亚胺的膜损失的量和显影时间。在1.8倍的最小显影时间(MDT)处的暴露于I线的钝化层的膜损失显示出0.47微米的损失。相比较而言，在1.8倍的MDT处的暴露于GHI线的钝化层的膜损失是1.42微米。
图9A-图9B示出根据一些实施例的比较在图案化工艺的各个步骤期间暴露于GHI线与I线波长的钝化层的平均目标厚度(THK)的实验数据。
对于低温固化聚酰亚胺，I线曝光比GHI线曝光的分辨率更好。例如，曝光通孔高宽比限制从1.1提高到1.3。对于低温固化聚酰亚胺，相对于GHI线曝光，I线曝光中的膜损失和收缩率减小。例如，显影膜损失从1.42微米减小到0.47微米并且显影后烘焙(PDB)收缩率从92.7％提高到95.2％。因此，AEI THK增加了0.9微米(7.75微米-6.85微米)。同样，最终的AEI通孔高宽比限制从0.62(6.85微米/11.02微米)提高到0.8(7.75微米/9.64微米)。例如，使用GHI线曝光的最大通孔临界尺寸(CD)的高宽比(THK/CD)是0.6，其中THK是6.85微米并且CD是11.02微米。与之相比，使用I线曝光的最大通孔临界尺寸(CD)的高宽比(THK/CD)是0.8，其中THK是7.75微米并且CD是9.64微米。
对于低温固化聚酰亚胺，使用I线曝光允许具有高宽比AR＝1：1、小通孔开口(例如，小于15微米)和高厚度(例如，大于7微米)的高分辨率的通孔开口。通过举例的方式，暴露于GHI线的具有10微米的底部CD的低温固化聚酰亚胺具有5微米的THK、55度-65度的通孔角度和12.66微米至约17.66微米的顶部CD。与此相比，暴露于I线的具有10微米的底部CD的低温固化聚酰亚胺具有7微米的THK、75度-85度的通孔角度和11.22微米至约13.74微米的顶部CD。
参照图10，呈现的图示出根据一些实施例的比较在图案化期间蚀刻检验后(AEI)和显影检验后(ADI)暴露于GHI线波长与I线波长的用于钝化层的临界尺寸与掩模临界尺寸的实验数据。本领域的技术人员应当理解，需要GHI线与I线的能量应用不同以获得对比的结果。它表明，当暴露于GHI线时，低温固化聚酰亚胺中的小通孔开口(例如，小于15微米的通孔开口)产生异常的通孔轮廓。如图10所示，用于GHI线的ADI CD轮廓偏离GHI线的AEI CD轮廓。与之相比，在相同的情况下，仅暴露于I线的低温固化聚酰亚胺具有正常的通孔轮廓；例如，用于I线的ADI CD轮廓追踪用于I线的AEI CD轮廓。I线曝光可以解决和减轻随着在具有大于7微米的AEI THK的小的通孔开口(小于15微米)中的GHI线曝光发生的异常的低温固化聚酰亚胺通孔轮廓问题。应当理解，异常的通孔轮廓导致通孔开口内的不连续的晶种层沉积。这可以导致填充通孔开口的导电材料内的裂纹和空隙并且可以进一步使导电材料的顶层浸入中部。
使用用于低温固化聚酰亚胺的I线曝光的另外一个益处是相对于GHI线的DoF可以扩大I线焦深。例如，对于10微米的通孔开口以及大于7微米的AEI THK，用于I线的DoF是16微米，而用于GHI线的DoF是4微米。此外，目标AEI THINK可以从用于GHI线曝光的5微米增加到用于I线曝光的7微米。
也作为另外的益处，由于I线的单波长减少了光散射，相对于GHI线曝光，对低温固化聚酰亚胺的I线曝光可以减轻发生在开口或通孔的底部处的基脚效应。结果，由于减轻的基脚效应，I线曝光可以减小掩模临界尺寸(CD)。
再次参照图5A至图5B，这些图进一步示出形成凸块下金属化519和第三外部连接件517，以与第三再分布层513电接触。在实施例中，每个凸块下金属化519可以包括诸如钛层、铜层和镍层的三层导电材料。然而，本领域普通技术人员将认识到，存在适于形成凸块下金属化519的材料和层的许多合适的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置。可用于凸块下金属化519的任何合适的材料或材料层预期全部包括在本实施例的范围内。
在实施例中，通过在第三再分布层513上方并沿着穿过第四再分布钝化层515的开口的内部形成各层来创建凸块下金属化519。使用诸如电镀的镀工艺可以实施各层的形成，但是可以依据所期望的材料使用诸如溅射、蒸发或PECVD工艺的其它形成工艺。可以形成具有在约0.7μm和约10μm之间(诸如约5μm)的厚度的凸块下金属化519。
在实施例中，第三外部连接件517可以放置在凸块下金属化519上并且可以是包括诸如焊料的共晶材料的球栅阵列(BGA)，但是可以可选地使用任何合适的材料。在第三外部连接件517是焊球的实施例中，可以使用球落方法(诸如直接球落工艺)来形成第三外部连接件517。可选地，可以通过首先通过诸如蒸发、电镀、印刷、焊料转移的任何合适的方法形成锡层，和然后实施回流以将材料成形为期望的凸块形状来形成焊球。一旦已经形成第三外部连接件517，可以实施测试以确保该结构适合于进一步处理。
现在参照图11，示出在从第一载体衬底101脱黏后的第一个半导体器件201和第二半导体器件301。应当注意，然而，在脱黏之前，第三外部连接件517并且因此，包括第一半导体器件201和第二半导体器件301的结构可以附接至环结构(未在图11中单独示出)。环结构可以是在脱粘工艺期间和之后旨在为该结构提供支撑和稳定性的金属环。在实施例中，例如，使用紫外胶带(也未在图11中示出)将第三外部连接件517、第一半导体器件201和第二半导体器件301附接至环结构，但是可以可选地使用任何其它合适的粘合剂或附接件。
一旦第三外部连接件517并且因此，包括第一半导体器件201和第二半导体器件301的结构附接至环结构，可以使用例如热工艺以改变粘合层103的粘合性能来将第一载体衬底101从包括第一半导体器件201和第二半导体器件301的结构脱粘。在具体实施例中，利用诸如紫外(UV)激光、二氧化碳(CO2)激光或红外(IR)激光的能量源来照射和加热粘合层103，直到粘合层103失去至少一些粘合性能。一旦实施，第一载体衬底101和粘合层103可以物理分离并且从包括第三外部连接件517、第一半导体器件201和第二半导体器件301的结构去除。
然而，虽然环结构可以用于支撑第三外部连接件517，这样的描述仅仅是可以使用的一种方法并且不意在限制本实施例。在另外的实施例中，例如，使用第一胶可以将第三外部连接件517附接至第二载体衬底。在实施例中，第二载体衬底类似于第一载体衬底101，但是其也可以是不同的。一旦附接，可照射粘合层103并且可以物理地去除粘合层103和第一载体衬底101。
仍参照图11，示出聚合物层105的图案化以暴露通孔111(以及相关的第一晶种层107)。在实施例中，例如，可以使用激光钻孔方法图案化聚合物层105。在这种方法中，首先在聚合物层105上方沉积诸如光热转换(LTHC)层或水溶性保护膜层(在图11中未单独示出)的保护层。一旦保护，将激光直接导向聚合物层105的期望被去除的部分以暴露下面的通孔111。在激光钻孔工艺期间，钻孔能量可以在从0.1mJ至约30mJ的范围内，以及相对于聚合物层105的法线的钻孔角度在约0度(垂直于聚合物层105)至约85度。在实施例中，可以实施图案化以在通孔111上方形成开口，开口具有介于约100μm和约300μm之间(诸如约200μm)的宽度。
在另一个实施例中，可以通过首先对聚合物层105施加光刻胶(在图11中未单独示出)并且然后将光刻胶暴露于图案化的能量源(例如，图案化的光源)以引发化学反应，从而引发暴露于图案化光源的光刻胶的那些部分的物理变化来图案化聚合物层105。然后对曝光的光刻胶施加显影剂以利用物理变化并且依据所期望的图案选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分，并且例如，通过干蚀刻工艺去除下面的暴露的部分聚合物层105。然而，可以利用用于图案化聚合物层105的任何其他合适的方法。
在操作中，可以通过首先使用例如第二紫外胶带将第一封装件700接合至第二环结构来将第三外部连接件517从环结构601脱粘。一旦接合，可以利用紫外线辐射来照射紫外胶带，并且一旦紫外胶带失去其粘合性能，第三外部连接件517可以从环结构物理分离。
可以对该结构实施分割以形成第一InFO-POP结构。在实施例中，可以通过使用激光或锯片(未示出)切穿通孔111之间的密封剂401和聚合物层105来实施分割，从而将一部分与另一部分分离以形成具有第二半导体器件301的第一InFO-POP结构。然而，本领域普通技术人员应当认识到，利用锯片分割第一InFO-POP结构仅仅是一个示例性实施例，并且不旨在限制。可以可选地利用诸如利用一次或多次蚀刻以分离第一InFO-POP结构的用于分割第一InFO-POP结构的可选方法。可以可选地利用这些方法和任何其他合适的方法以分割第一InFO-POP结构。
图12示出第一封装件700的接合。在实施例中，第一封装件700可以包括第三衬底701、第三半导体器件703、第四半导体器件705(接合至第三半导体器件703)、第三接触焊盘707、第二密封剂709以及第四外部连接件711。在实施例中，第三衬底701可以是例如封装衬底，封装衬底包括内部互连件(例如，衬底通孔715)以将第三半导体器件703和第四半导体器件705连接至通孔111。
可选地，第三衬底701可以是用作中间衬底的中介板以将第三半导体器件703和第四半导体器件705连接至通孔111。在这个实施例中，第三衬底701可以是例如掺杂或未掺杂的硅衬底，或者绝缘体上硅(SOI)衬底的有源层。然而，第三衬底701也可以是玻璃衬底、陶瓷衬底、聚合物衬底、或可以提供合适的保护和/或互连功能的任何其它衬底。这些和任何其它合适的材料可以用于第三衬底701。
第三半导体器件703可以是设计为诸如为逻辑管芯、中央处理单元(CPU)管芯、存储管芯、(例如，DRAM管芯)、它们的组合等预期目的的半导体器件。在实施例中，第三半导体器件703包括根据期望的特定功能的诸如晶体管、电容器、电感器、电阻器、第一金属化层(未示出)等的集成电路器件。在实施例中，第三半导体器件703被设计和制造为与第一半导体器件201一起或同时工作。
第四半导体器件705可以类似于第三半导体器件703。例如，第四半导体器件705可以是设计为用于预期目的(例如，DRAM管芯)并且包括集成电路器件的半导体器件以用于期望功能。在实施例中，第四半导体器件705被设计为与第一半导体器件201和/或第三半导体器件703一起或同时工作。
第四半导体器件705可以接合至第三半导体器件703。在实施例中，第四半导体器件705与第三半导体器件703仅物理接合，诸如通过使用粘合剂。在这个实施例中，第四半导体器件705和第三半导体器件703可以使用例如引线接合件电连接至第三衬底701，但是可以可选地利用任何合适的电接合。
可选地，第四半导体器件705可以物理和电接合至第三半导体器件703。在这个实施例中，第四半导体器件705可以包括与第三半导体器件703上的第五外部连接件(未在图12中单独示出)连接的第四外部连接件(也未在图12中单独示出)以将第四半导体器件705与第三半导体器件703互连。
第三接触焊盘707可以形成在第三衬底701上以在第三半导体器件703和例如第四外部连接件711之间形成电连接。在实施例中，第三接触焊盘707可以形成在第三衬底701内的电气布线(诸如衬底通孔715)上方并且与电气布线电接触。第三接触焊盘707可以包括铝，但是可以可选地使用诸如铜的其他材料。第三接触焊盘707的形成可以包括：可以使用诸如溅射的沉积工艺以形成材料(未示出)层和然后通过合适的工艺(诸如光刻掩蔽和蚀刻)去除材料层的部分以形成第三接触焊盘707。然而，可以利用任何其他合适的工艺以形成第三接触焊盘707。第三接触焊盘707可以形成为具有介于约0.5μm和约4μm之间的厚度，诸如约1.45μm。
第二密封剂709可以用于包封和保护第三半导体器件703、第四半导体器件705和第三衬底701。在实施例中，第二密封剂709可以是模塑料并且可以使用模制器件(未在图12中示出)来布置。例如，可以将第三衬底701、第三半导体器件703和第四半导体器件705放置在模制器件的腔体内，并且腔体可以气密地密封。可以在气密地密封腔体之前将第二密封剂709放置在腔体内或者可以通过注入口将第二密封剂注入腔体内。在实施例中，第二密封剂709可以是诸如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂、这些的组合等的模塑料树脂。
一旦第二密封剂709放置在腔体内，从而使得第二密封剂709包封第三衬底701、第三半导体器件703和第四半导体器件705周围的区域，则可以固化第二密封剂709以硬化第二密封剂709以用于最佳保护。虽然精确的固化工艺至少部分取决于选择用于第二密封剂709的特定材料，在将模塑料选择作为第二密封剂709的实施例中，可以通过诸如将第二密封剂709加热至约100℃至约130℃之间的温度(诸如约125℃)，并且持续约60秒至约3000秒(诸如约600秒)的工艺进行这种固化。此外，引发剂和/或催化剂可以包括在第二密封剂709内以更好地控制固化工艺。
然而，本领域普通技术人员应当意识到，上述固化工艺仅仅是示例性工艺并且不旨在限制当前的实施例。可以可选地使用诸如照射或甚至允许第二密封剂709在环境温度下硬化的其他固化工艺。可以使用任何合适的固化工艺，并且所有这些工艺旨在完全包括在本文所讨论的实施例的范围内。
在实施例中，可以形成第四外部连接件711以提供位于第三衬底701和例如通孔111之间的外部连接。第四外部连接件711可以是诸如微凸块或可控塌陷芯片连接(C4)凸块的接触凸块并且可以包括诸如锡的材料、或者诸如银或铜的其他合适的材料。在第四外部连接件711是锡焊料凸块的实施例中，可以通过首先由诸如蒸发、电镀、印刷、焊料转移、球放置等的任何合适的方法来形成例如厚度为约100μm的锡层来形成第四外部连接件711。一旦已经在结构上形成锡层，实施回流以将材料成形为期望的凸块形状。
一旦已经形成第四外部连接件711，第四外部连接件711与通孔111对准并且放置在通孔111上方，并且实施接合。例如，在第四外部连接件711是焊料凸块的实施例中，接合工艺可以包括回流工艺，从而第四外部连接件711的温度升高至第四外部连接件711将液化并且流动的点，从而当第四外部连接件711重新固化时，将第一封装件700接合至通孔111。
在实施例中,制造半导体器件的方法包括在介电层上方设置图案化掩模的步骤。介电层包括低温固化聚酰亚胺。该方法进一步包括穿过图案化掩模将介电层的第一表面暴露于I线步进器内的I线波长，以及显影介电层以形成开口的步骤。
在上述方法中，其中，所述低温固化聚酰亚胺是负性材料。
在上述方法中，其中，所述低温固化聚酰亚胺包括N-甲基-2-吡咯烷酮(NMP)、聚酰胺酸酯和乳酸乙酯(EL)。
在上述方法中，其中，所述低温固化聚酰亚胺包括N-甲基-2-吡咯烷酮(NMP)、聚酰胺酸酯和乳酸乙酯(EL)，所述低温固化聚酰亚胺还包括四乙二醇二甲基丙烯酸酯。
在上述方法中，其中，暴露所述介电层的第一表面在所述介电层的顶面形成介于2度至8度之间的角。
在上述方法中，还包括所述介电层形成为8微米的厚度。
在上述方法中，其中，使用具有在0.1至0.18的范围内的数值孔径的步进器暴露所述介电层的第一表面。
在上述方法中，其中，将所述介电层的第一表面暴露于在150mJ/cm2至500mJ/cm2处的所述I线波长。
在上述方法中，其中，所述开口形成为具有7微米的平均目标厚度。
在上述方法中，其中，形成的所述开口的侧壁的角度为85度。
在另外的实施例中，制造半导体器件的方法包括在晶种层上方形成介电层、在介电层上方设置图案化掩模的步骤，其中介电层包括低温固化聚酰亚胺。该方法进一步包括将介电层的第一表面暴露于I线步进器的光，显影介电层以形成延伸到晶种层的顶面的开口以及在开口中形成接触通孔的步骤。
在上述方法中，其中，所述低温固化聚酰亚胺包括N-甲基-2-吡咯烷酮(NMP)、聚酰胺酸酯和乳酸乙酯(EL)。
在上述方法中，其中，当暴露所述介电层的第一表面时，所述I线步进器使用在0.1至0.18范围内的数值孔径。
在上述方法中，其中，将所述介电层的第一表面暴露于在150mJ/cm2至250mJ/cm2处的I线波长。
在上述方法中，其中，所述开口具有7微米的平均目标厚度。
也在另外的实施例中，半导体器件包括第一再分布层和位于第一再分布层上方的第一再分布钝化层。在一再分布钝化层包括顶面和与具有在其中形成的压痕的顶面相对的底面。压痕的角度在约2度和约8度之间。第一再分布钝化层还包括暴露部分第一再分布层的开口。开口的顶角是圆形的并且在约0.3Π至0.5Π弧度的范围内。
在上述半导体器件中，其中，所述开口具有侧壁，并且其中，所述侧壁具有大于75度的角度。
在上述半导体器件中，其中，所述开口的宽度小于或等于15微米。
在上述半导体器件中，其中，所述开口具有7微米的平均目标厚度。
在上述半导体器件中，其中，所述第一再分布钝化层是包括N-甲基-2-吡咯烷酮(NMP)、聚酰胺酸酯和乳酸乙酯(EL)的低温固化聚酰亚胺。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (25)

1.一种制造半导体器件的方法，所述方法包括：
混合包含聚酰亚胺材料的液体，从而使得整个所述液体具有均匀的组合物；
用所述液体形成介电层，所述介电层包围第一再分布层的顶面和侧壁；
在所述介电层上方设置图案化掩模，所述介电层包括低温固化聚酰亚胺，整个所述低温固化聚酰亚胺具有均匀的组合物；
通过所述图案化掩模将所述介电层的第一表面暴露于I线步进器内的I线波长；以及
显影所述介电层以形成位于所述介电层中的所述第一再分布层的顶面上的开口，其中，所述开口在所述介电层的顶面处具有顶部宽度，并且在所述介电层的底面处具有底部宽度，并且其中，所述顶部宽度至少与所述底部宽度一样大。
2.根据权利要求1所述的方法，其中，所述低温固化聚酰亚胺是负性材料。
3.根据权利要求1所述的方法，其中，所述低温固化聚酰亚胺包括N-甲基-2-吡咯烷酮(NMP)、聚酰胺酸酯和乳酸乙酯(EL)。
4.根据权利要求3所述的方法，其中，所述低温固化聚酰亚胺还包括四乙二醇二甲基丙烯酸酯。
5.根据权利要求1所述的方法，其中，暴露所述介电层的第一表面在所述介电层的顶面形成介于2度至8度之间的角。
6.根据权利要求1所述的方法，还包括所述介电层形成为8微米的厚度。
7.根据权利要求1所述的方法，其中，使用具有在0.1至0.18的范围内的数值孔径的步进器暴露所述介电层的第一表面。
8.根据权利要求1所述的方法，其中，将所述介电层的第一表面暴露于在150mJ/cm2至500mJ/cm2处的所述I线波长。
9.根据权利要求1所述的方法，其中，所述开口形成为具有7微米的平均目标厚度。
10.根据权利要求1的所述的方法，其中，形成的所述开口的侧壁的角度为85度。
11.一种制造半导体器件的方法，所述方法包括：
在晶种层上方形成介电层，其中，所述介电层包围所述晶种层的顶面和侧壁；
在所述介电层上方设置图案化掩模，所述介电层包括低温固化聚酰亚胺，其中，所述低温固化聚酰亚胺的组分均匀分布在整个所述介电层中；
将所述介电层的第一表面暴露于I线步进器的光；
显影所述介电层以形成位于所述介电层中所述晶种层的顶面上的开口，所述开口延伸到所述晶种层的顶面，所述开口在所述介电层的顶面处具有顶部宽度，并且在所述介电层的底面处具有底部宽度，并且其中，所述顶部宽度至少与所述底部宽度一样大；以及
在所述开口中形成接触通孔，其中，所述接触通孔从所述晶种层的顶面延伸至所述介电层的顶面之上。
12.根据权利要求11所述的方法，其中，所述低温固化聚酰亚胺包括N-甲基-2-吡咯烷酮(NMP)、聚酰胺酸酯和乳酸乙酯(EL)。
13.根据权利要求11所述的方法，其中，当暴露所述介电层的第一表面时，所述I线步进器使用在0.1至0.18范围内的数值孔径。
14.根据权利要求11所述的方法，其中，将所述介电层的第一表面暴露于在150mJ/cm2至250mJ/cm2处的I线波长。
15.根据权利要求11所述的方法，其中，所述开口具有7微米的平均目标厚度。
16.一种半导体器件，包括：
第一再分布层；
第一再分布钝化层，位于所述第一再分布层上方并且包围第一再分布层的顶面和侧壁，所述第一再分布钝化层包括：
顶面和相对的底面，所述顶面具有在其中形成的压痕，其中，所述压痕的角度介于2度和8度之间；
开口，位于所述第一再分布钝化层中的所述第一再分布层的顶面上，其中，所述开口暴露部分所述第一再分布层，并且其中，所述开口的顶角是圆形的并且在0.3Π至0.5Π的弧度范围内，所述开口在所述第一再分布钝化层的顶面处具有顶部宽度，并且在所述第一再分布钝化层的底面处具有底部宽度，并且其中，所述顶部宽度至少与所述底部宽度一样大。
17.根据权利要求16所述的半导体器件，其中，所述开口具有侧壁，并且其中，所述侧壁具有大于75度的角度。
18.根据权利要求16所述的半导体器件，其中，所述开口的宽度小于或等于15微米。
19.根据权利要求16所述的半导体器件，其中，所述开口具有7微米的平均目标厚度。
20.根据权利要求16所述的半导体器件，其中，所述第一再分布钝化层是包括N-甲基-2-吡咯烷酮(NMP)、聚酰胺酸酯和乳酸乙酯(EL)的低温固化聚酰亚胺。
21.一种制造半导体器件的方法，所述方法包括：
在衬底上方沉积第一组合物，所述第一组合物包围所述衬底上方的第一再分布层的顶面和侧壁，所述第一组合物包含溶剂组分、树脂和光活性组分(PAC)；
固化所述第一组合物以去除所述溶剂组分，形成低温固化聚酰亚胺层，所述低温固化聚酰亚胺层包围所述第一再分布层的顶面和侧壁，固化后保留树脂和光活性组分，所述低温固化聚酰亚胺层在整个所述低温固化聚酰亚胺层中具有恒定的组合物；
通过将所述低温固化聚酰亚胺层的第一表面暴露于I-线步进器的光来图案化所述低温固化聚酰亚胺层；
显影所述低温固化聚酰亚胺层以形成延伸至位于所述低温固化聚酰亚胺层中所述第一再分布层的顶面的开口，所述开口在所述低温固化聚酰亚胺层的顶面处具有顶部宽度，并且在所述低温固化聚酰亚胺层的底面处具有底部宽度，并且其中，所述顶部宽度至少与所述底部宽度一样大；以及
在所述开口中形成接触通孔，其中，所述接触通孔从所述开口内延伸至所述低温固化聚酰亚胺层的第一表面。
22.根据权利要求21所述的方法，其中，所述固化包括在40℃和150℃之间的温度下烘烤。
23.根据权利要求21所述的方法，其中，所述固化蒸发所述溶剂组分。
24.根据权利要求21所述的方法，其中，所述开口的顶角是圆形的。
25.根据权利要求24所述的方法，其中，圆形的顶角在0.3至0.5Π弧度的范围内。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905551B2 (en) * 2015-06-09 2018-02-27 Sts Semiconductor & Telecommunications Co., Ltd. Method of manufacturing wafer level packaging including through encapsulation vias
US9799618B1 (en) * 2016-10-12 2017-10-24 International Business Machines Corporation Mixed UBM and mixed pitch on a single die
KR102412613B1 (ko) * 2017-07-24 2022-06-23 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US10420211B2 (en) * 2017-08-09 2019-09-17 Advanced Semiconductor Engineering, Inc. Semiconductor package device
US11177201B2 (en) * 2017-11-15 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages including routing dies and methods of forming same
US10861710B2 (en) * 2018-06-29 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices
US11049805B2 (en) 2018-06-29 2021-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US11189538B2 (en) * 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with polyimide packaging and manufacturing method
US11322450B2 (en) * 2018-10-18 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package and method of forming the same
US11189521B2 (en) * 2018-10-30 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing redistribution circuit structures using phase shift mask
US11031289B2 (en) 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and methods of forming the same
US11977333B2 (en) 2019-07-31 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
CN110581120B (zh) * 2019-09-11 2021-03-16 广东佛智芯微电子技术研究有限公司 板级扇出封装基板的细线路结构及其制备方法
US20220139725A1 (en) * 2020-11-04 2022-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices and Methods of Manufacture
TWI821875B (zh) * 2022-01-21 2023-11-11 力晶積成電子製造股份有限公司 半導體結構的製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4803147A (en) * 1987-11-24 1989-02-07 Hoechst Celanese Corporation Photosensitive polyimide polymer compositions
DE69128187T2 (de) * 1990-09-28 1998-03-26 Toshiba Kawasaki Kk Fotoempfindliche Harzzusammensetzung zum Herstellen eines Polyimidfilmmusters und Verfahren zum Herstellen eines Polyimidfilmmusters
JP2001144263A (ja) * 1999-11-11 2001-05-25 Tokyo Ohka Kogyo Co Ltd 誘電体素子および誘電体素子の製造方法
JP2003297919A (ja) * 2002-03-29 2003-10-17 Toshiba Corp 半導体装置の製造方法
US20040166311A1 (en) * 2003-02-25 2004-08-26 Clemson University Electrostatic spinning of aromatic polyamic acid
US7541624B2 (en) * 2003-07-21 2009-06-02 Alcatel-Lucent Usa Inc. Flat profile structures for bipolar transistors
TWI320514B (en) * 2006-03-28 2010-02-11 Ind Tech Res Inst Negative photosensitive composition and lithography process thereof
TWI534529B (zh) * 2010-03-01 2016-05-21 長興材料工業股份有限公司 感光性樹脂組合物及其應用
CN102884479B (zh) * 2010-05-04 2015-04-15 株式会社Lg化学 负性光致抗蚀剂组合物和器件的图案化方法
US8492203B2 (en) * 2011-01-21 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method for forming semiconductor package having build-up interconnect structure over semiconductor die with different CTE insulating layers
US9461025B2 (en) * 2013-03-12 2016-10-04 Taiwan Semiconductor Manfacturing Company, Ltd. Electric magnetic shielding structure in packages
JP6467433B2 (ja) 2014-01-31 2019-02-13 フジフイルム エレクトロニック マテリアルズ ユー．エス．エー．， インコーポレイテッド 新規ポリイミド組成物
TWI671343B (zh) * 2014-06-27 2019-09-11 日商富士軟片股份有限公司 熱硬化性樹脂組成物、硬化膜、硬化膜的製造方法以及半導體裝置
US9583462B2 (en) * 2015-01-22 2017-02-28 Qualcomm Incorporated Damascene re-distribution layer (RDL) in fan out split die application
WO2018035368A1 (en) * 2016-08-17 2018-02-22 Hegde Maruti Compositions and methods of additive manufacturing of aromatic thermoplastics and articles made therefrom

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