CN107170795A - 源‑漏复合场板垂直型电力电子器件 - Google Patents

源‑漏复合场板垂直型电力电子器件 Download PDF

Info

Publication number
CN107170795A
CN107170795A CN201710197668.3A CN201710197668A CN107170795A CN 107170795 A CN107170795 A CN 107170795A CN 201710197668 A CN201710197668 A CN 201710197668A CN 107170795 A CN107170795 A CN 107170795A
Authority
CN
China
Prior art keywords
layer
ladder
source
mask
field plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710197668.3A
Other languages
English (en)
Other versions
CN107170795B (zh
Inventor
毛维
丛冠宇
郝跃
杜鸣
张金风
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN201710197668.3A priority Critical patent/CN107170795B/zh
Publication of CN107170795A publication Critical patent/CN107170795A/zh
Application granted granted Critical
Publication of CN107170795B publication Critical patent/CN107170795B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种源‑漏复合场板垂直型电力电子器件，其自下而上包括：肖特基漏极(11)、衬底(1)、漂移层(2)、孔径层(3)、两个对称的电流阻挡层(4)、沟道层(6)、势垒层(7)和栅极(10)，势垒层上的两侧淀积有两个源极(9)，两个源极下方有两个注入区(8)，除肖特基漏极底部以外的所有区域覆盖有钝化层(12)，电流阻挡层之间形成孔径(5)；电流阻挡层采用二级台阶结构，钝化层左右两边的上部和背面分别刻有整数个源阶梯和漏阶梯，阶梯上淀积有金属，分别形成源场板(13)和漏场板(14)，源场板与源极电气连接，漏场板与漏极电气连接。本发明双向击穿电压高、导通电阻小、成品率高，可用于电力电子系统。

Description

源-漏复合场板垂直型电力电子器件
技术领域
本发明属于微电子技术领域，涉及半导体器件，特别是源-漏复合场板垂直型电力电子器件，可用于电力电子系统。
技术背景
功率半导体器件是电力电子技术的核心元件，随着能源和环境问题的日益突出，研发新型高性能、低损耗功率器件就成为提高电能利用率、节约能源、缓解能源危机的有效途径之一。而在功率器件研究中，高速、高压与低导通电阻之间存在着严重的制约关系，合理、有效地改进这种制约关系是提高器件整体性能的关键。随着微电子技术的发展，传统第一代Si半导体和第二代GaAs半导体功率器件性能已接近其材料本身决定的理论极限。为了能进一步减少芯片面积、提高工作频率、提高工作温度、降低导通电阻、提高击穿电压、降低整机体积、提高整机效率，以GaN为代表的宽禁带半导体材料，凭借其更大的禁带宽度、更高的临界击穿电场和更高的电子饱和漂移速度，且化学性能稳定、耐高温、抗辐射等突出优点，在制备高性能功率器件方面脱颖而出，应用潜力巨大。特别是采用GaN基异质结结构的横向高电子迁移率晶体管，即横向GaN基高电子迁移率晶体管HEMT器件，更是因其低导通电阻、高击穿电压、高工作频率等特性，成为了国内外研究和应用的热点、焦点。
然而，在横向GaN基HEMT器件中，为了获得更高的击穿电压，需要增加栅漏间距，这会增大器件尺寸和导通电阻，减小单位芯片面积上的有效电流密度和芯片性能，从而导致芯片面积和研制成本的增加。此外，在横向GaN基HEMT器件中，由高电场和表面态所引起的电流崩塌问题较为严重，尽管当前已有众多抑制措施，但电流崩塌问题依然没有得到彻底解决。为了解决上述问题，研究者们提出了垂直型GaN基电流孔径异质结场效应器件，也是一种GaN基垂直型电力电子器件，参见AlGaN/GaN current aperture vertical electrontransistors,IEEE Device Research Conference,pp.31-32,2002。GaN基电流孔径异质结场效应器件可通过增加漂移层厚度提高击穿电压，避免了牺牲器件尺寸和导通电阻的问题，因此可以实现高功率密度芯片。而且在GaN基电流孔径异质结场效应器件中，高电场区域位于半导体材料体内，这可以彻底地消除电流崩塌问题。2004年，Ilan Ben-Yaacov等人利用刻蚀后MOCVD再生长沟道技术研制出AlGaN/GaN电流孔径异质结场效应器件，该器件未采用钝化层，最大输出电流为750mA/mm，跨导为120mS/mm，两端栅击穿电压为65V，且电流崩塌效应得到显著抑制，参见AlGaN/GaN current aperture vertical electrontransistors with regrown channels,Journal of Applied Physics,Vol.95,No.4,pp.2073-2078,2004。2012年，Srabanti Chowdhury等人利用Mg离子注入电流阻挡层结合等离子辅助MBE再生长AlGaN/GaN异质结的技术，研制出基于GaN衬底的电流孔径异质结场效应器件，该器件采用3μm漂移层，最大输出电流为4kA·cm-2，导通电阻为2.2mΩ·cm2，击穿电压为250V，且抑制电流崩塌效果好，参见CAVET on Bulk GaN Substrates AchievedWith MBE-Regrown AlGaN/GaN Layers to Suppress Dispersion,IEEE Electron DeviceLetters,Vol.33,No.1,pp.41-43,2012。同年，由Masahiro Sugimoto等人提出的一种增强型GaN基电流孔径异质结场效应器件获得授权，参见Transistor,US8188514B2,2012。此外，2014年，Hui Nie等人基于GaN衬底研制出一种增强型GaN基电流孔径异质结场效应器件，该器件阈值电压为0.5V，饱和电流大于2.3A，击穿电压为1.5kV，导通电阻为2.2mΩ·cm2，参见1.5-kV and 2.2-mΩ-cm2Vertical GaN Transistors on Bulk-GaN Substrates,IEEEElectron Device Letters,Vol.35,No.9,pp.939-941,2014。
传统GaN基电流孔径异质结场效应器件是基于GaN基宽禁带半导体异质结结构，其包括：衬底1、漂移层2、孔径层3、左、右两个对称的电流阻挡层4、孔径5、沟道层6、势垒层7和钝化层12；势垒层7上面的两侧淀积有源极9，源极9下方通过离子注入形成两个注入区8，源极9之间的势垒层7上面淀积有栅极10，衬底1下面淀积有漏极11，钝化层12完全包裹除了漏极底部以外的所有区域，如图1所示。
经过十多年的理论和实验研究，研究者们发现，上述传统GaN基电流孔径异质结场效应器件结构上存在固有缺陷，会导致器件中电场强度分布极不均匀，尤其是在电流阻挡层与孔径区域交界面下方附近的半导体材料中存在极高的电场峰值，从而引起器件过早击穿。这使得实际工艺中很难实现通过增加n型GaN漂移层的厚度来持续提高器件的击穿电压。因此，传统结构GaN基电流孔径异质结场效应器件的击穿电压普遍不高。为了获得更高的器件击穿电压，并可以通过增加n型GaN漂移层的厚度来持续提高器件的击穿电压，2013年，Zhongda Li等人利用数值仿真技术研究了一种基于超结的增强型GaN基电流孔径异质结场效应器件，研究结果表明超结结构可以有效调制器件内部的电场分布，使处于关态时器件内部各处电场强度趋于均匀分布，因此器件击穿电压可达5～20kV，且采用3μm半柱宽时击穿电压为12.4kV，而导通电阻仅为4.2mΩ·cm2，参见Design and Simulation of 5-20-kV GaN Enhancement-Mode Vertical Superjunction HEMT,IEEE Transactions onElectron Decices,Vol.60,No.10,pp.3230-3237,2013。采用超结的GaN基电流孔径异质结场效应器件从理论上可以获得高击穿电压，且可实现击穿电压随n型GaN漂移层厚度的增加而持续提高，是目前国内外已报道文献中击穿电压最高的一种非常有效的大功率器件结构。然而，超结结构的制造工艺难度非常大，尤其是厚n型GaN漂移层情况下，几乎无法实现高性能超结结构的制作。此外，在采用超结结构的GaN基电流孔径异质结场效应器件中，当器件导通时超结附近会产生额外的导通电阻，且该导通电阻会随着漂移层厚度的增加而不断增加，因此虽然器件的击穿电压随着漂移层厚度的增加而提高，但是器件的导通电阻也会相应的增加，器件中击穿电压与导通电阻之间的矛盾并没有彻底解决。因此，探索和研发制造工艺简单、击穿电压高、导通电阻小的新型GaN基电流孔径异质结场效应器件，意义非常重大。
随着应用领域的扩展，在电动汽车、S类功率放大器、功率管理系统等许多技术领域中，为了有效地实现功率转换和控制，迫切需要具有双向阻断能力的高性能功率器件，即器件不仅要有很强的正向阻断能力，即正向击穿电压，还要同时具有很强的反向阻断能力，也就是希望器件在关态下具有很高的负的漏极击穿电压，即反向击穿电压。
场板结构已成为横向GaN基HEMT器件中用于提高器件正向击穿电压和可靠性的一种成熟、有效的场终端技术，且该技术可以实现器件击穿电压随场板的长度和结构变化而持续增加。近年来，通过利用场板结构已使横向GaN基HEMT器件的性能取得了突飞猛进的提升，参见High Breakdown Voltage AlGaN–GaN Power-HEMT Design and High CurrentDensity Switching Behavior,IEEE Transactions on Electron Devices,Vol.50,No.12,pp.2528-2531,2003,和High Breakdown Voltage AlGaN–GaN HEMTs Achieved byMultiple Field Plates,IEEE Electron Device Letters,Vol.25,No.4,pp.161-163,2004，以及High Breakdown Voltage Achieved on AlGaN/GaN HEMTs With IntegratedSlant Field Plates,IEEE Electron Device Letters,Vol.27,No.9,pp.713-715,2006。因此，将场板结构引入GaN基电流孔径异质结场效应器件中，以提高器件的正向击穿电压，具有非常重要的优势。然而，截至目前国内外仍然没有将场板结构成功应用于GaN基电流孔径异质结场效应器件中的先例，这主要是由于GaN基电流孔径异质结场效应器件结构上的固有缺陷，会导致器件漂移层中最强电场峰位于电流阻挡层与孔径层交界面下方附近，该电场峰远离漂移层两侧表面，因此场板结构几乎无法发挥有效调制器件中电场分布的作用，即使在GaN基电流孔径异质结场效应器件中采用了场板结构，器件性能也几乎没有任何提高。
此外，现有的GaN基电流孔径异质结场效应器件均采用欧姆漏极，当器件漏极施加非常低的反向电压时，器件中的电流阻挡层便会失效，形成很大的漏源泄漏电流，而且随着漏极反向电压的增加，器件栅极也会正向开启，并通过很大栅电流，最终导致器件失效。因此，现有的GaN基电流孔径异质结场效应器件均无法实现反向阻断功能，即使将场板结构应用于GaN基电流孔径异质结场效应器件中，对改善器件的反向阻断特性也无任何效果。
综上所述，针对上述技术瓶颈，研发具备优良双向阻断能力的高性能垂直型GaN基电流孔径异质结场效应器件，非常必要、迫切，具有重要的现实意义。
发明内容
本发明的目的在于针对上述已有技术的不足，提供一种源-漏复合场板垂直型电力电子器件，以减小器件的制作难度，提高器件的正向击穿电压和反向击穿电压，并实现正向击穿电压和反向击穿电压的可持续增加，缓解器件击穿电压与导通电阻之间的矛盾，改善器件的击穿特性和可靠性。
为实现上述目的，本发明的技术方案是这样实现的：
一、器件结构
一种源-漏复合场板垂直型电力电子器件，包括：衬底1、漂移层2、孔径层3、两个对称的电流阻挡层4、沟道层6、势垒层7和钝化层12，势垒层7上的两侧淀积有两个源极9，两个源极9下方通过离子注入形成两个注入区8，源极9之间的势垒层7上面淀积有栅极10，衬底1下面淀积有肖特基漏极11，钝化层12完全包裹在除肖特基漏极11底部以外的所有区域，两个电流阻挡层4之间形成孔径5，其特征在于：
所述两个电流阻挡层4，采用由第一阻挡层41和第二阻挡层42构成的二级台阶结构，且第二阻挡层42位于第一阻挡层41的内侧；
所述钝化层12，其两侧均采用双阶梯结构，即在钝化层的两边的上部区域刻有整数个源阶梯，下部区域刻有整数个漏阶梯；
每个源阶梯上淀积有金属，形成对称的两个整体源场板13，该源场板13与源极9电气连接，形成阶梯源场板；
每个漏阶梯上淀积有金属，形成对称的两个整体漏场板14，该漏场板14与肖特基漏极11电气连接，形成阶梯漏场板。
二、制作方法
本发明制作源-漏复合场板垂直型电力电子器件的方法，包括如下过程：
A.在衬底1上外延n-型GaN半导体材料，形成漂移层2；
B.在漂移层2上外延n型GaN半导体材料，形成厚度为0.5～3μm、掺杂浓度为1×1015～1×1018cm-3的孔径层3；
C.在孔径层3上制作掩模，利用该掩模在孔径层内的两侧位置注入剂量为1×1015～1×1016cm-2的p型杂质，制作厚度a与孔径层厚度相同，宽度c为0.2～1μm的两个第一阻挡层41；
D.在两个第一阻挡层(41)和孔径层3上制作掩模，利用该掩模在左右第一阻挡层41之间的孔径层内的两侧注入剂量为1×1015～1×1016cm-2的p型杂质，制作厚度b为0.3～1μm，宽度d为1.4～3.4μm的两个第二阻挡层42，两个第一阻挡层41和两个第二阻挡层42构成二级台阶结构的电流阻挡层4，两个对称电流阻挡层4之间形成孔径5；
E.在两个第一阻挡层41、两个第二阻挡层42和孔径5上部外延GaN半导体材料，形成厚度为0.04～0.2μm的沟道层6；
F.在沟道层6上部外延GaN基宽禁带半导体材料，形成厚度为5～50nm的势垒层7；
G.在势垒层7上部制作掩模，利用该掩模在势垒层内两侧注入剂量为1×1015～1×1016cm-2的n型杂质，以制作注入区8，其中，两个注入区的深度均大于势垒层厚度，且小于沟道层6与势垒层两者的总厚度；
H.在两个注入区8上部和势垒层7上部制作掩模，利用该掩模在两个注入区上部淀积金属，以制作源极9；
I.在源极9上部和势垒层7上部制作掩模，利用该掩模在势垒层上淀积金属，以制作栅极10；
J.在衬底的背面上淀积金属，以制作肖特基漏极11；
K.在除了肖特基漏极11底部以外的其他所有区域淀积绝缘介质材料，形成包裹的钝化层12；
L.在钝化层12上部制作掩模，利用该掩模在钝化层12左、右两侧的上部区域进行刻蚀，形成第1个平台；
M.制作第1源阶梯至第m源阶梯：
M1)在钝化层12上部制作掩模，利用该掩模，在第1个平台内进行刻蚀，形成第1源阶梯和第2个平台；
M2)在钝化层12上部制作掩模，利用该掩模，在第2个平台内进行刻蚀，形成第2源阶梯和第3个平台；
以此类推，直至制作出第m源阶梯和第m+1个平台，m根据器件实际使用要求确定，其值为大于等于1的整数；
N.在带有m个源阶梯的钝化层12上制作掩模，利用该掩模在左右两边的第1源阶梯至第m源阶梯上淀积连续的金属，形成左右对称的两个源场板13，并将该两侧的源场板与源极电气连接；该源场板13的上边界所在高度高于第一阻挡层41下边界所在高度，源场板13距离漂移层2最近处的水平间距u近似满足关系d<3.5a，a为第一阻挡层41的厚度，d为第二阻挡层42的宽度；
O.在肖特基漏极11的背面和钝化层12的背面制作掩模，利用该掩模在钝化层12背面的的左、右两边内进行刻蚀，形成第1个刻蚀面；
P.制作第1漏阶梯至第Q漏阶梯：
P1)在肖特基漏极11的背面和钝化层12的背面制作掩模，利用该掩模，在第1个刻蚀面内进行刻蚀，制作第1漏阶梯和第2个刻蚀面；
P2)在肖特基漏极11的背面和钝化层12的背面制作掩模，利用该掩模，在第2个刻蚀面内进行刻蚀，制作第2漏阶梯和第3个刻蚀面；
以此类推，直至制作出第Q漏阶梯和第Q+1个刻蚀面，Q根据器件实际使用要求确定，其值为大于等于1的整数；各级漏阶梯宽度Rj，均满足Rj>k，且Rj自下而上依次增大，其中k为漂移层2与漏场板14最近处的水平间距，j为整数且Q≥j≥1。
Q.在肖特基漏极11的背面以及带有Q个漏阶梯的钝化层12的背面制作掩模，利用该掩模在左、右两边的第1漏阶梯至第Q漏阶梯上淀积连续的金属，形成左、右对称的两个漏场板14，该漏场板的下边界所在高度低于或等于衬底的下边界所在高度，并将该两侧的漏场板14与肖特基漏极11电气连接，完成整个器件的制作。
本发明器件与传统GaN基电流孔径异质结场效应器件比较，具有以下优点：
a.实现正向击穿电压持续增加。
本发明采用二级台阶形式的电流阻挡层，使器件内部的第一阻挡层、第二阻挡层与孔径层交界面下方附近均会产生一个电场峰，且第一阻挡层对应的电场峰值大于第二阻挡层对应的电场峰值；由于第一阻挡层的电场峰非常接近漂移层两侧表面，便可以利用阶梯形源场板有效减弱漂移层两侧表面附近第一阻挡层对应的电场峰，并可以在阶梯形源场板的每个阶梯处漂移层两侧表面附近形成新的电场峰，且该电场峰数目与阶梯形源场板的阶梯数相等；
通过调整阶梯形源场板与漂移层之间钝化层的厚度、电流阻挡层的尺寸和掺杂、阶梯的宽度和高度等，可以使得电流阻挡层与孔径层交界面下方附近的电场峰值与阶梯形源场板对应的漂移层内各电场峰值相等，且小于GaN基宽禁带半导体材料的击穿电场，从而提高了器件的正向击穿电压，且通过增加阶梯形源场板的阶梯数目可实现正向击穿电压的持续增加。
b.实现反向击穿电压持续增加。
本发明采用了阶梯形漏场板，利用该阶梯形漏场板有效调制漂移层内电场分布，使得器件漂移层内的高电场区面积显著增加，并可在阶梯形漏场板的每个阶梯处漂移层两侧表面附近形成新的电场峰，且电场峰数目与阶梯形漏场板的阶梯数相等；
通过调整阶梯形漏场板与漂移层之间钝化层的厚度、阶梯的宽度和高度等，可以使得阶梯形漏场板对应的漂移层内各电场峰值近似相等，且小于GaN基宽禁带半导体材料的击穿电场，从而提高了器件的反向击穿电压，且通过增加阶梯形漏场板的阶梯数目可实现击穿电压的持续增加。
c.在提高器件击穿电压的同时，器件导通电阻几乎恒定。
本发明通过在器件两侧采用阶梯形场板的方法来提高器件击穿电压，由于场板不会影响器件导通电阻，当器件导通时，在器件内部漂移层只存在由电流阻挡层所产生的耗尽区和肖特基漏极附近的耗尽区，即高阻区，并未引入其它耗尽区，因此，随着阶梯形源场板和阶梯形漏场板阶梯数目增加，器件的正向击穿电压和反向击穿电压持续增加，而导通电阻几乎保持恒定。
d.工艺简单，易于实现，提高了成品率。
本发明器件结构中，阶梯形场板的制作是通过在漂移层两侧的钝化层中刻蚀阶梯并淀积金属而实现的，其工艺简单，且不会对器件中半导体材料产生损伤，避免了采用超结的GaN基电流孔径异质结场效应器件结构所带来的工艺复杂化问题，大大提高了器件的成品率。
以下结合附图和实施例进一步说明本发明的技术内容和效果。
附图说明
图1是传统GaN基电流孔径异质结场效应器件的结构图；
图2是本发明源-漏复合场板垂直型电力电子器件的结构图；
图3是本发明制作源-漏复合场板垂直型电力电子器件的流程图；
图4是本发明制作第1源阶梯至第m源阶梯的流程图；
图5是本发明制作第1漏阶梯至第Q漏阶梯的流程图；
图6是对本发明器件仿真所得正向击穿情况下的二维电场分布图；
图7是对本发明器件仿真所得反向击穿情况下的二维电场分布图。
具体实施方式
参照图2，本发明源-漏复合场板垂直型电力电子器件是基于GaN基宽禁带半导体异质结结构，其包括：衬底1、漂移层2、孔径层3、两个对称的电流阻挡层4、沟道层6、势垒层7和钝化层12，势垒层7上的两侧淀积有两个源极9，两个源极下方通过离子注入形成两个注入区8，源极9之间的势垒层7上面淀积有栅极10，衬底1下面淀积有肖特基漏极11，钝化层12完全包裹在除肖特基漏极11底部以外的所有区域。其中：
所述衬底1，采用n-型GaN材料；
所述漂移层2，位于衬底1上部，其厚度为5～100μm，掺杂浓度为1×1015～1×1018cm-3；
所述孔径层3，位于漂移层2上部，其厚度为0.5～3μm，掺杂浓度为1×1015～1×1018cm-3；
所述电流阻挡层4，是由第一阻挡层41和第二阻挡层42构成的二级台阶结构，其中：两个第一阻挡层位于孔径层3内的左右两侧，两个第二阻挡层42位于两个第一阻挡层41内侧，各阻挡层均采用p型掺杂；该第一阻挡层41的厚度a为0.5～3μm，宽度c为0.2～1μm，该第二阻挡层42的厚度b为0.3～1μm，宽度d为1.4～3.4μm，且满足a>b，两个对称的电流阻挡层4之间形成孔径5；
所述沟道层6，位于两个电流阻挡层4和孔径5上部，其厚度为0.04～0.2μm；
所述势垒层7，位于沟道层6上部，其由若干层相同或不同的GaN基宽禁带半导体材料组成，厚度为5～50nm；
所述栅极10，其与左右两个电流阻挡层4的水平交叠长度均大于0μm；
所述肖特基漏极11，采用肖特基结构；
所述器件两边的钝化层12，其两侧均采用双阶梯结构，即在钝化层的两边的上部区域刻有m个源阶梯，下部区域刻有Q个漏阶梯；每个源阶梯处淀积有金属，形成对称的两个整体源场板13，该源场板13与源极9电气连接，形成阶梯源场板；每个漏阶梯处淀积有金属，形成对称的两个整体漏场板14，该漏场板14与肖特基漏极11电气连接，形成阶梯漏场板；源场板13的阶梯级数，是根据钝化层源阶梯数m确定，漏场板14的阶梯级数，是根据钝化层漏阶梯数Q确定；m根据器件实际使用要求确定，其值为大于等于1的整数，Q根据器件实际使用要求确定，其值为大于等于1的整数；该钝化层12采用SiO2、SiN、Al2O3、Sc2O3、HfO2、TiO2中的任意一种或其它绝缘介质材料；
钝化层12中的各级源阶梯自上而下依次为第1源阶梯，第2源阶梯至第m源阶梯，且第1源阶梯的宽度为S1和高度为L1，第2源阶梯的宽度为S2和高度为L2，第i源阶梯的宽度为Si和高度为Li，第m源阶梯的宽度为Sm和高度为Lm，Lm＝…＝Li＝...＝L2＝L1，且第1源阶梯上表面距离第一阻挡层下边界的垂直距离H与各级源阶梯高度相等；各级源阶梯宽度Si不同，且自上而下依次增大，i为整数且m≥i≥1；各级漏阶梯自下而上依次为第1漏阶梯，第2漏阶梯至第Q漏阶梯，第1漏阶梯的宽度为R1，高度为W1；第2漏阶梯的宽度为R2，高度为W2；第j漏阶梯的宽度为Rj，高度为Wj；第Q漏阶梯的宽度为RQ，高度为WQ，且满足如下关系式：RQ>…>Rj>...R2>R1，WQ＝…＝Wj＝...＝W2＝W1，且第1漏阶梯下表面距离衬底1下边界的垂直距离T等于Wj；i为整数且m≥i≥1，j为整数且Q≥j≥1；
源场板13距离漂移层2最近处的水平间距u近似满足关系且Si>u，d<3.5a；各级源阶梯的高度Li会随着u的增加而相应的增大；源场板13的上边界所在高度高于第一阻挡层41下边界所在高度；漏场板14距离漂移层2最近处的水平间距k为0.05～0.2μm，满足关系：Rj>k，且各级漏阶梯的高度Wj会随着k的增加而相应地增大；漏场板的下边界所在高度低于或等于衬底1的下边界所在高度；其中：a为第一阻挡层41的厚度，d为第二阻挡层42的宽度，Si为钝化层中各级源阶梯宽度，Rj为钝化层中各级漏阶梯宽度。
参照图3，本发明制作源-漏复合场板垂直型电力电子器件的过程，给出如下三种实施例：
实施例一：制作钝化层为SiN，且阶梯源场板和阶梯漏场板的阶梯数均为2的源-漏复合场板垂直型电力电子器件。
步骤1.在衬底1上外延n-型GaN，形成漂移层2，如图3a。
采用n-型GaN做衬底1，使用金属有机物化学气相淀积技术，在衬底1上外延厚度为100μm、掺杂浓度为1×1015cm-3的n-型GaN半导体材料，形成漂移层2，其中：
外延采用的工艺条件为：温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min。
步骤2.在漂移层上外延n型GaN，形成孔径层3，如图3b。
使用金属有机物化学气相淀积技术，在漂移层2上外延厚度为0.5μm、掺杂浓度为1×1015cm-3的n型GaN半导体材料，形成孔径层3，其中：
外延采用的工艺条件为：温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min。
步骤3.制作第一阻挡层41，如图3c。
3a)在孔径层3上制作掩模；
3b)使用离子注入技术，在孔径层内的两侧位置注入剂量为1×1015cm-2的p型杂质Mg，制作厚度a为0.5μm，宽度c为0.2μm的两个第一阻挡层41。
步骤4.制作第二阻挡层42，如图3d。
4a)在孔径层3和两个第一阻挡层41上制作掩模；
4b)使用离子注入技术，在左、右第一阻挡层41之间的孔径层3内两侧注入剂量为1×1015cm-2的p型杂质Mg，制作厚度b为0.3μm，宽度d为1.4μm的两个第二阻挡层42，两个第一阻挡层与两个第二阻挡层构成两个对称的二级台阶结构的电流阻挡层4，左右电流阻挡层4之间形成孔径5。
步骤5.外延GaN材料制作沟道层6，如图3e。
使用分子束外延技术，在两个第一阻挡层41、两个第二阻挡层42和孔径5的上部外延厚度为0.04μm的GaN材料，形成沟道层6。
所述分子束外延技术，其工艺条件为：真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源。
步骤6.外延Al0.5Ga0.5N，制作势垒层7，如图3f。
使用分子束外延技术在沟道层6上外延厚度为5nm的Al0.5Ga0.5N材料，形成势垒层7，其中：
分子束外延的工艺条件为：真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源、高纯Al源；
步骤7.制作左、右两个注入区8，如图3g。
7a)在势垒层7上部制作掩模；
7b)使用离子注入技术，在势垒层内的两侧注入剂量为1×1015cm-2的n型杂质Si，形成深度为0.01μm的注入区8；
7c)在1200℃温度下进行快速热退火。
步骤8.制作源极9，如图3h。
8a)在两个注入区8上部和势垒层7上部制作掩模；
8b)使用电子束蒸发技术，在两个注入区上部淀积Ti/Au/Ni组合金属，形成源极9，其中：自下而上所淀积金属Ti的厚度为0.02μm、Au的厚度为0.3μm、Ni的厚度为0.05μm；
电子束蒸发的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
步骤9.制作栅极10，如图3i。
9a)在源极9上部和势垒层7上部制作掩模；
9b)使用电子束蒸发技术，在势垒层7上淀积Ni/Au/Ni组合金属，形成栅极10，栅极10与左右两个电流阻挡层4的水平交叠长度均为0.5μm，其中：自下而上所淀积金属Ni的厚度为0.02μm、Au的厚度为0.2μm、Ni的厚度为0.04μm；
电子束蒸发的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
步骤10.制作肖特基漏极11，如图3j。
使用电子束蒸发技术，在衬底1背面依次淀积Ni、Au、Ni，形成Ni/Au/Ni组合金属，完成肖特基漏极11的制作，且Ni的厚度为0.02μm、Au的厚度为0.7μm、Ni的厚度为0.05μm；
淀积金属所采用的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
步骤11.淀积SiN绝缘介质材料，形成包裹的钝化层12，如图3k。
使用等离子体增强化学气相淀积技术，在除了肖特基漏极11底部以外的其他所有区域淀积SiN绝缘介质材料，形成包裹的钝化层12，其中：
淀积钝化层的工艺条件是：气体为NH3、N2及SiH4，气体流量分别为2.5sccm、950sccm和250sccm，温度、射频功率和压强分别为300℃、25W和950mTorr。
步骤12.在钝化层内的左、右两边刻蚀第1个平台，如图3l。
在钝化层12上部制作掩模，使用反应离子刻蚀技术在钝化层12左、右两边上部区域进行刻蚀，形成第1个平台，其中：
反应离子刻蚀的工艺条件为：CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W。
步骤13.制作第1源阶梯和第2源阶梯，如图3m。
参照图4，本步骤的具体实现如下：
13a)在钝化层12上部制作掩模；
13b)使用反应离子刻蚀技术，在第1个平台内进行刻蚀，制作第1源阶梯和第2个平台，第1源阶梯与漂移层2的最小水平间距为0.49μm，第1源阶梯宽度S1为0.55μm，第1源阶梯高度L1为4μm，且第1源阶梯上表面距离第一阻挡层下边界的垂直距离也为4μm；
13c)在钝化层12上部制作掩模；
14d)使用反应离子刻蚀技术，在钝化层12左、右两边的第2个平台内进行刻蚀，制作第2源阶梯和第3个平台，第2源阶梯宽度S2为0.7μm，第2源阶梯高度L2为4μm；
反应离子刻蚀的工艺条件为：CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W。
步骤14.制作源场板13，如图3n。
14a)在带有2个源阶梯的钝化层12上部制作掩模；
14b)使用电子束蒸发技术，即在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件下，在左、右两边的第1源阶梯至第2源阶梯上淀积连续的金属，制作左、右对称的两个源场板13，该源场板13与漂移层2最近处水平间距为0.49μm，且源场板的上边界所在高度高于第一阻挡层41下边界所在高度0.3μm，并将该两侧的源场板与源极电气连接。
步骤15.在钝化层背面的左、右两边制作第1个刻蚀面，如图3o。
在肖特基漏极11的背面和钝化层12的背面制作掩模，使用反应离子刻蚀技术在钝化层12背面的左、右两边内进行刻蚀，形成第1个刻蚀面，其中：
反应离子刻蚀的工艺条件为：CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W。
步骤16.制作第1漏阶梯和第2漏阶梯，如图3p。
参照图5，本步骤的具体实现如下：
16a)在肖特基漏极11的背面和钝化层12的背面制作掩模；
16b)使用反应离子刻蚀技术，在第1个刻蚀面内进行刻蚀，制作第1漏阶梯和第2个刻蚀面，第1漏阶梯与漂移层2的间距为0.2μm，第1漏阶梯宽度R1为1μm，第1漏阶梯高度W1为4μm，且第1漏阶梯下表面距离衬底1下边界的垂直距离也为4μm；
16c)在肖特基漏极11的背面和钝化层12的背面制作掩模；
16d)使用反应离子刻蚀技术，在第2个刻蚀面内进行刻蚀，制作第2漏阶梯和第3个刻蚀面，第2漏阶梯宽度R2为3μm，第2漏阶梯高度W2为4μm；
反应离子刻蚀的工艺条件为：CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W。
步骤17.制作漏场板13，如图3q。
17a)在肖特基漏极11的背面以及带有2个漏阶梯的钝化层12的背面制作掩模；
17b)使用电子束蒸发技术，即在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件下，在左、右两边的漏阶梯上淀积连续的金属，制作左、右对称的两个漏场板14，该漏场板14与漂移层2最近处水平间距k为0.2μm，且漏场板下边界所在高度低于衬底1下边界所在高度0.2μm，，并将该两侧的漏场板与肖特基漏极电气连接。
实施例二：制作钝化层为SiO2，且阶梯源场板和阶梯漏场板的阶梯数均为3的源-漏复合场板垂直型电力电子器件。
第一步.在衬底1上外延n-型GaN，形成漂移层2，如图3a。
在温度为1000℃，压强为45Torr，以SiH4为掺杂源，氢气流量为4400sccm，氨气流量为4400sccm，镓源流量为110μmol/min的工艺条件下，采用n-型GaN做衬底1，使用金属有机物化学气相淀积技术，在衬底1上外延厚度为35μm、掺杂浓度为4×1016cm-3的n-型GaN材料，完成漂移层2的制作。
第二步.在漂移层上外延n型GaN，形成孔径层3，如图3b。
在温度为1000℃，压强为45Torr，以SiH4为掺杂源，氢气流量为4400sccm，氨气流量为4400sccm，镓源流量为110μmol/min的工艺条件下，使用金属有机物化学气相淀积技术，在漂移层2上外延厚度为1.5μm、掺杂浓度为6×1016cm-3的n型GaN材料，完成孔径层3的制作。
第三步.制作第一阻挡层41，如图3c。
3.1)在孔径层3上制作掩模；
3.2)使用离子注入技术，在孔径层内的两侧位置注入剂量为6×1015cm-2的p型杂质Mg，制作厚度a为1.5μm，宽度c为0.4μm的两个第一阻挡层41。
第四步.制作第二阻挡层42，如图3d。
4.1)在孔径层3和两个第一阻挡层41上制作掩模；
4.2)使用离子注入技术，在左、右第一阻挡层41之间的孔径层3内两侧注入剂量为5×1015cm-2的p型杂质Mg，形成厚度b为0.5μm，宽度d为2μm的两个第二阻挡层42，两个第一阻挡层与两个第二阻挡层构成两个对称的二级台阶结构的电流阻挡层4，左右电流阻挡层4之间形成孔径5。
第五步.外延GaN材料，制作沟道层6，如图3e。
在真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源的工艺条件下，使用分子束外延技术，在第一阻挡层41、第二阻挡层42和孔径5上部，外延厚度为0.12μm的GaN材料，完成沟道层6的制作。
第六步.外延Al0.3Ga0.7N，制作势垒层7，如图3f。
在真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源、高纯Al源的工艺条件下，使用分子束外延技术，在沟道层6上外延厚度为25nm的Al0.3Ga0.7N材料，完成势垒层7的制作。
第七步.制作左、右两个注入区8，如图3g。
7.1)在势垒层7上制作掩模；
7.2)使用离子注入技术，在势垒层内的两侧注入剂量为5×1015cm-2的n型杂质Si，制作深度为0.04μm的注入区8；然后在1200℃温度下进行快速热退火。
第八步.制作源极9，如图3h。
8.1)在两个注入区8上部和势垒层7上制作掩模；
8.2)在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件下，使用电子束蒸发技术，在两侧的注入区上部淀积Ti/Au/Ni组合金属，完成源极9的制作，且自下而上，Ti的厚度为0.02μm、Au的厚度为0.3μm、Ni的厚度为0.05μm。
第九步.制作栅极10，如图3i。
9.1)在两个源极9上部与势垒层7上制作掩模；
9.2)在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件下，使用电子束蒸发技术，在势垒层7上淀积Ni/Au/Ni组合金属，完成栅极10的制作，且自下而上，Ni的厚度为0.02μm、Au的厚度为0.2μm、Ni的厚度为0.04μm，栅极10与左右两个电流阻挡层4的水平交叠长度均为0.5μm。
第十步.制作肖特基漏极11，如图3j。
在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件下，使用电子束蒸发技术，在整个衬底1背面依次淀积Pt、Au、Ni，形成Pt/Au/Ni组合金属，完成肖特基漏极11的制作，且Pt的厚度为0.02μm、Au的厚度为0.7μm、Ni的厚度为0.05μm。
第十一步.淀积SiO2绝缘介质材料，形成包裹的钝化层12，如图3k。
在N2O流量为850sccm，SiH4流量为200sccm，温度为250℃，射频功率为25W，压力为1100mTorr的工艺条件下，使用等离子体增强化学气相淀积技术，淀积SiO2绝缘介质材料，以包裹除了肖特基漏极11底部以外的其他所有区域，完成钝化层12的制作
第十二步.在钝化层内的左、右两侧刻蚀第1个平台，如图3l。
12.1)在钝化层12上部制作一次掩模；
12.2)在CF4流量为20sccm，O2流量为2sccm，压强为20mTorr，偏置电压为100V的工艺条件下，使用反应离子刻蚀技术，在左、右两边钝化层内进行刻蚀，完成第1个平台的制作。
第十三步.制作第1源阶梯、第2源阶梯和第3源阶梯，如图3m。
参照图4，本步骤的具体实现如下：
13.1)在钝化层12上部制作掩模，再在CF4流量为20sccm，O2流量为2sccm，压强为20mTorr，偏置电压为100V的工艺条件下，使用反应离子刻蚀技术，在钝化层12左、右两边第1个平台内进行刻蚀，制作第1源阶梯和第2个平台，第1源阶梯与漂移层2之间的最小水平间距为0.19μm，第1源阶梯的宽度S1为0.25μm、高度L1为1.5μm，且第1源阶梯上表面距离第一阻挡层下边界的垂直距离也为1.5μm；
13.2)在钝化层12上部制作一次掩模，再在CF4流量为20sccm，O2流量为2sccm，压强为20mTorr，偏置电压为100V的工艺条件下，使用反应离子刻蚀技术，在钝化层12左、右两边第2个平台内进行刻蚀，制作第2源阶梯和第3个平台，第2源阶梯的宽度S2为0.5μm、高度L2为1.5μm；
13.3)在钝化层12上部制作一次掩模，再在CF4流量为20sccm，O2流量为2sccm，压强为20mTorr，偏置电压为100V的工艺条件下，使用反应离子刻蚀技术，在钝化层12左、右两边第3个平台内进行刻蚀，制作第3源阶梯和第4个平台，第3源阶梯的宽度S3为0.85μm、高度L3为1.5μm。
第十四步.制作源场板13，如图3n。
14.1)在钝化层12上制作一次掩模；
14.2)在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件下，使用电子束蒸发技术，在钝化层12左、右两边的第1源阶梯、第2源阶梯和第3源阶梯上淀积连续的金属，完成源场板13的制作，并将源场板与源极电气连接，源场板13与漂移层2最近处水平间距u为0.19μm，且源场板的上边界所在高度高于第一阻挡层41下边界所在高度0.2μm。
第十五步.在钝化层背面的左、右两边制作第1个刻蚀面，如图3o。
15.1)在肖特基漏极11的背面和钝化层12的背面制作掩模；
15.2)在CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W的工艺条件下，使用反应离子刻蚀技术在钝化层12背面的左、右两边内进行刻蚀，形成第1个刻蚀面。
第十六步.制作第1漏阶梯、第2漏阶梯和第3漏阶梯，如图3p。
参照图5，本步骤的具体实现如下：
16.1)在肖特基漏极11的背面和钝化层12的背面制作掩模，再在CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W的工艺条件下，使用反应离子刻蚀技术，在第1个刻蚀面内进行刻蚀，制作第1漏阶梯和第2个刻蚀面，第1漏阶梯与漂移层2之间的最小水平间距为0.1μm，第1漏阶梯宽度R1为0.15μm，第1漏阶梯高度W1为1.5μm，且第1漏阶梯下表面距离衬底1下边界的垂直距离也为1.5μm；
16.2)在肖特基漏极11的背面和钝化层12的背面制作掩模，再在CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W的工艺条件下，使用反应离子刻蚀技术，在第2个刻蚀面内进行刻蚀，制作第2漏阶梯和第3个刻蚀面；第2漏阶梯宽度R2为0.4μm，第2漏阶梯高度W2为1.5μm；
16.3)在肖特基漏极11的背面和钝化层12的背面制作掩模，在CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W的工艺条件下，使用反应离子刻蚀技术，在第3个刻蚀面内进行刻蚀，制作第3漏阶梯和第4个刻蚀面；第3漏阶梯宽度R3为0.7μm，第3漏阶梯高度W3为1.5μm。
第十七步.制作漏场板13，如图3q。
17.1)在肖特基漏极11的背面以及带有3个漏阶梯的钝化层12的背面制作掩模；
17.2)使用电子束蒸发技术，即在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件下，在左、右两边的漏阶梯上淀积连续的金属，制作左、右对称的两个漏场板14，该漏场板14与漂移层2最近处水平间距k为0.1μm，漏场板下边界所在高度低于衬底1下边界所在高度0.2μm，并将两侧的漏场板与肖特基漏极电气连接，完成整个器件的制作。
实施例三：制作钝化层为SiO2，且阶梯源场板和阶梯漏场板的阶梯数均为2的源-漏复合场板垂直型电力电子器件。
步骤A.采用温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min的工艺条件，采用n-型GaN做衬底1，使用金属有机物化学气相淀积技术，在衬底上外延厚度为5μm、掺杂浓度为1×1018cm-3的n-型GaN材料，制作漂移层2，如图3a。
步骤B.采用温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min的工艺条件，使用金属有机物化学气相淀积技术，在漂移层2上外延厚度为3μm、掺杂浓度为1×1018cm-3的n型GaN材料，制作孔径层3，如图3b。
步骤C.在孔径层3上制作掩模，再使用离子注入技术，在孔径层内的两侧位置注入剂量为1×1016cm-2的p型杂质Mg，制作厚度a为3μm，宽度c为1μm的两个第一阻挡层41，如图3c。
步骤D.在孔径层3和两个第一阻挡层41上制作掩模，再使用离子注入技术，在左、右第一阻挡层41之间的孔径层3内两侧位置注入剂量为1×1016cm-2的p型杂质Mg，制作厚度b为1μm，宽度d为3.4μm的两个第二阻挡层42，两个第一阻挡层与两个第二阻挡层构成两个对称的二级台阶结构的电流阻挡层4，左右电流阻挡层4之间形成孔径5，如图3d。
步骤E.采用真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源的工艺条件，使用分子束外延技术，在两个第一阻挡层41、两个第二阻挡层42和孔径5上部外延厚度为0.2μm的GaN材质的沟道层6，如图3e。
步骤F.采用真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源、高纯Al源的工艺条件，使用分子束外延技术，在沟道层6上外延厚度为50nm的Al0.1Ga0.9N材质的势垒层7，如图3f。
步骤G.在势垒层7上部制作掩模，再使用离子注入技术，在势垒层内两侧注入剂量为1×1016cm-2的n型杂质Si，制作深度为0.06μm的两个注入区8；然后，在1200℃下进行快速热退火，如图3g。
步骤H.在两个注入区8上部和势垒层7上制作掩模，再采用真空度小于1.8×10- 3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件，使用电子束蒸发技术，在两侧的注入区上部淀积金属，制作源极9，所淀积的金属为Ti/Au/Ni金属组合，且自下而上，Ti的厚度为0.02μm、Au的厚度为0.3μm、Ni的厚度为0.05μm，如图3h。
步骤I.在源极9上部和势垒层7上制作掩模；再采用真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件，使用电子束蒸发技术，在势垒层7上淀积Ni/Au/Ni组合金属，完成栅极10的制作，且自下而上，Ni的厚度为0.02μm、Au的厚度为0.2μm、Ni的厚度为0.04μm，栅极10与左右两个电流阻挡层4的水平交叠长度均为0.3μm，如图3i。
步骤J.采用真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件，使用电子束蒸发技术，在整个衬底1的背面上淀积金属，制作肖特基漏极11，其中所淀积的金属依次为W、Au、Ni，形成W/Au/Ni金属组合，且W的厚度为0.02μm，Au的厚度为0.7μm，Ni的厚度为0.02μm，如图3j。
步骤K.采用N2O流量为850sccm，SiH4流量为200sccm，温度为250℃，射频功率为25W，压力为1100mTorr的工艺条件，使用等离子体增强化学气相淀积技术，淀积SiO2绝缘介质材料，以包裹除了肖特基漏极11底部以外的其他所有区域，完成钝化层12的制作，如图3k。
步骤L.在钝化层12上部制作一次掩模，再采用CF4流量为20sccm，O2流量为2sccm，压强为20mTorr，偏置电压为100V的工艺条件，使用反应离子刻蚀技术，在左、右两边钝化层内刻蚀，形成第一个平台，如图3l。
步骤M.在钝化层12左、右两边的平台内刻蚀制作第1源阶梯和第2源阶梯，如图3m。
参照图4，本步骤的具体实现如下：
M1)在钝化层12上部制作一次掩模，再使用反应离子刻蚀技术，在钝化层12左、右两边第1个平台内进行刻蚀，制作第1源阶梯和第2个平台，第1源阶梯与漂移层2之间的最小水平间距为0.18μm，第1源阶梯宽度S1为0.21μm、高度L1为0.5μm，且第1源阶梯上表面距离第一阻挡层下边界的垂直距离也为0.5μm；
M2)在钝化层12上部制作一次掩模，再使用反应离子刻蚀技术，在钝化层12左、右两侧第2个平台内进行刻蚀，制作第2源阶梯和第3个平台，第2源阶梯宽度S2为0.45μm、高度L2为0.5μm；
所述反应离子刻蚀均采用CF4流量为20sccm，O2流量为2sccm，压强为20mTorr，偏置电压为100V的工艺条件。
步骤N.在钝化层12上部制作第一次掩模，再采用真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件，使用电子束蒸发技术，在左、右两边的第1源阶梯和第2源阶梯上淀积连续的金属，完成源场板13的制作，且源场板的上边界所在高度高于第一阻挡层41下边界所在高度0.5μm，并将源场板与源极电气连接，如图3n。
步骤O.在肖特基漏极11的背面和钝化层12的背面制作掩模，再采用CF4流量为20sccm，O2流量为2sccm，压强为20mTorr，偏置电压为100V的工艺条件，使用反应离子刻蚀技术，在钝化层12背面的左、右两边内进行刻蚀，形成第1个刻蚀面，如图3o。
步骤P.在钝化层背面的左、右两边制作第1漏阶梯和第2漏阶梯，如图3p。
参照图5，本步骤的具体实现如下：
P1)在肖特基漏极11的背面和钝化层12的背面制作掩模，再使用反应离子刻蚀技术，在钝化层12背面的左、右两边第1个刻蚀面内进行刻蚀，制作第1漏阶梯和第2个刻蚀面，第1漏阶梯与漂移层2之间的最小水平间距为0.05μm，第1漏阶梯宽度R1为0.1μm、高度W1为0.5μm，且第1漏阶梯下表面距离衬底1下边界的垂直距离也为0.5μm；
P2)在肖特基漏极11的背面和钝化层12的背面制作掩模，再使用反应离子刻蚀技术，在钝化层12背面的左、右两边第2个刻蚀面内进行刻蚀，制作第2漏阶梯和第3个刻蚀面，第2漏阶梯宽度R2为0.28μm、高度W2为0.5μm；
所述反应离子刻蚀均采用CF4流量为20sccm，O2流量为2sccm，压强为20mTorr，偏置电压为100V的工艺条件。
步骤Q.在肖特基漏极11的背面以及带有2个漏阶梯的钝化层12的背面制作掩模，再采用真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件，使用电子束蒸发技术，在左、右两边的各漏阶梯上淀积连续的金属，制作左、右对称的两个漏场板14，该漏场板14与漂移层2最近处水平间距k为0.05μm，漏场板下边界所在高度低于衬底1下边界所在高度0.3μm，并将该两侧的漏场板与肖特基漏极电气连接，完成整个器件的制作，如图3q。
本发明的效果可通过以下仿真进一步说明。
仿真1：对本发明器件在正向击穿情况下的二维电场分布进行仿真，结果如图6，其中器件采用了4个源阶梯和4个漏阶梯，击穿电压为1800V。
由图6可以看出，正向击穿情况下，本发明器件中电场强度分布均匀，在器件内部以及漂移层两侧表面附近形成了连续平缓的高电场区，且高场区的范围大，说明采用二级台阶形式的电流阻挡层后，本发明器件结构可以有效地调制器件内部和漂移层两侧表面附近的电场分布。因此本发明器件可以有效实现正向阻断功能。
仿真2：对本发明器件在反向击穿情况下的二维电场分布进行仿真，结果如图7，其中器件的击穿电压为-1520V。
由图7可以看出，反向击穿情况下，本发明器件中电场强度分布均匀，在器件内部以及漂移层两侧表面附近形成了连续平缓的高电场区，且高场区的范围大，说明本发明器件结构可以有效地调制器件内部和漂移层两侧表面附近的电场分布。因此本发明器件可以有效实现反向阻断功能。
以上描述仅是本发明的几个具体实施例，并不构成对本发明的限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，能够在不背离本发明的原理和范围的情况下，根据本发明的方法进行形式和细节上的各种修正和改变，但是这些基于本发明的修正和改变仍在本发明的权利要求保护范围之内。

Claims (9)

1.一种源-漏复合场板垂直型电力电子器件，包括：衬底(1)、漂移层(2)、孔径层(3)、两个对称的电流阻挡层(4)、沟道层(6)、势垒层(7)和钝化层(12)，势垒层(7)上的两侧淀积有两个源极(9)，两个源极(9)下方通过离子注入形成两个注入区(8)，源极(9)之间的势垒层(7)上面淀积有栅极(10)，衬底(1)下面淀积有肖特基漏极(11)，钝化层(12)完全包裹在除肖特基漏极(11)底部以外的所有区域，两个电流阻挡层(4)之间形成孔径(5)，其特征在于：
所述两个电流阻挡层(4)，采用由第一阻挡层(41)和第二阻挡层(42)构成的二级台阶结构，且第二阻挡层(42)位于第一阻挡层(41)的内侧；
所述钝化层(12)，其两侧均采用双阶梯结构，即在钝化层的两边的上部区域刻有整数个源阶梯，下部区域刻有整数个漏阶梯；
每个源阶梯上淀积有金属，形成对称的两个整体源场板(13)，该源场板(13)与源极(9)电气连接，形成阶梯源场板；
每个漏阶梯上淀积有金属，形成对称的两个整体漏场板(14)，该漏场板(14)与肖特基漏极(11)电气连接，形成阶梯漏场板。
2.根据权利要求1所述的器件，其特征在于源场板(13)的阶梯级数，是根据钝化层源阶梯数m确定，m根据器件实际使用要求确定，其值为大于等于1的整数。
3.根据权利要求1所述的器件，其特征在于漏场板(14)的阶梯级数，是根据钝化层漏阶梯数Q确定，Q根据器件实际使用要求确定，其值为大于等于1的整数。
4.根据权利要求1所述的器件，其特征在于第一阻挡层(41)的厚度a为0.5～3μm，宽度c为0.2～1μm，第二阻挡层(42)的厚度b为0.3～1μm，宽度d为1.4～3.4μm，且满足a>b。
5.根据权利要求1所述的器件，其特征在于钝化层两边的各级源阶梯高度Li相同，且第1源阶梯上表面距离第一阻挡层下边界的垂直距离H与各级源阶梯高度相等，各级源阶梯宽度Si不同，且自上而下依次增大，i为整数且m≥i≥1；钝化层两边的各级漏阶梯高度Wj相同，宽度Rj不同，且自下而上依次增大，j为整数且Q≥j≥1，第1漏阶梯下表面距离衬底(1)下边界的垂直距离T等于Wj。
6.根据权利要求1所述的器件，其特征在于源场板(13)距离漂移层(2)最近处的水平间距u近似满足关系：d<3.5a；漏场板(14)距离漂移层(2)最近处的水平间距k满足关系：Rj>k，其中：
a为第一阻挡层(41)的厚度，d为第二阻挡层(42)的宽度，Rj为钝化层中各级漏阶梯宽度。
7.一种制作源-漏复合场板垂直型电力电子器件的方法，包括如下步骤：
A.在衬底(1)上外延n-型GaN半导体材料，形成漂移层(2)；
B.在漂移层(2)上外延n型GaN半导体材料，形成厚度为0.5～3μm、掺杂浓度为1×1015～1×1018cm-3的孔径层(3)；
C.在孔径层(3)上制作掩模，利用该掩模在孔径层内的两侧位置注入剂量为1×1015～1×1016cm-2的p型杂质，制作厚度a与孔径层厚度相同，宽度c为0.2～1μm的两个第一阻挡层(41)；
D.在两个第一阻挡层(41)和孔径层(3)上制作掩模，利用该掩模在左右第一阻挡层(41)之间的孔径层内的两侧注入剂量为1×1015～1×1016cm-2的p型杂质，制作厚度b为0.3～1μm，宽度d为1.4～3.4μm的两个第二阻挡层(42)，两个第一阻挡层(41)和两个第二阻挡层(42)构成二级台阶结构的电流阻挡层(4)，两个对称电流阻挡层(4)之间形成孔径(5)；
E.在两个第一阻挡层(41)、两个第二阻挡层(42)和孔径(5)上部外延GaN半导体材料，形成厚度为0.04～0.2μm的沟道层(6)；
F.在沟道层(6)上部外延GaN基宽禁带半导体材料，形成厚度为5～50nm的势垒层(7)；
G.在势垒层(7)上部制作掩模，利用该掩模在势垒层内两侧注入剂量为1×1015～1×1016cm-2的n型杂质，以制作注入区(8)，其中，两个注入区的深度均大于势垒层厚度，且小于沟道层(6)与势垒层两者的总厚度；
H.在两个注入区(8)上部和势垒层(7)上部制作掩模，利用该掩模在两个注入区上部淀积金属，以制作源极(9)；
I.在源极(9)上部和势垒层(7)上部制作掩模，利用该掩模在势垒层上淀积金属，以制作栅极(10)；
J.在衬底的背面上淀积金属，以制作肖特基漏极(11)；
K.在除了肖特基漏极(11)底部以外的其他所有区域淀积绝缘介质材料，形成包裹的钝化层(12)；
L.在钝化层(12)上部制作掩模，利用该掩模在钝化层(12)左、右两侧的上部区域进行刻蚀，形成第1个平台；
M.制作第1源阶梯至第m源阶梯：
M1)在钝化层(12)上部制作掩模，利用该掩模，在第1个平台内进行刻蚀，形成第1源阶梯和第2个平台；
M2)在钝化层(12)上部制作掩模，利用该掩模，在第2个平台内进行刻蚀，形成第2源阶梯和第3个平台；
以此类推，直至制作出第m源阶梯和第m+1个平台，m根据器件实际使用要求确定，其值为大于等于1的整数；
N.在带有m个源阶梯的钝化层(12)上制作掩模，利用该掩模在左右两边的第1源阶梯至第m源阶梯上淀积连续的金属，形成左右对称的两个源场板(13)，并将该两侧的源场板与源极电气连接；该源场板(13)的上边界所在高度高于第一阻挡层(41)下边界所在高度，源场板(13)距离漂移层(2)最近处的水平间距u近似满足关系d<3.5a，a为第一阻挡层(41)的厚度，d为第二阻挡层(42)的宽度；
O.在肖特基漏极(11)的背面和钝化层(12)的背面制作掩模，利用该掩模在钝化层(12)背面的的左、右两边内进行刻蚀，形成第1个刻蚀面；
P.制作第1漏阶梯至第Q漏阶梯：
P1)在肖特基漏极(11)的背面和钝化层(12)的背面制作掩模，利用该掩模，在第1个刻蚀面内进行刻蚀，制作第1漏阶梯和第2个刻蚀面；
P2)在肖特基漏极(11)的背面和钝化层(12)的背面制作掩模，利用该掩模，在第2个刻蚀面内进行刻蚀，制作第2漏阶梯和第3个刻蚀面；
以此类推，直至制作出第Q漏阶梯和第Q+1个刻蚀面，Q根据器件实际使用要求确定，其值为大于等于1的整数；
Q.在肖特基漏极(11)的背面以及带有Q个漏阶梯的钝化层(12)的背面制作掩模，利用该掩模在左、右两边的第1漏阶梯至第Q漏阶梯上淀积连续的金属，形成左、右对称的两个漏场板(14)，该漏场板的下边界所在高度低于或等于衬底的下边界所在高度，并将该两侧的漏场板(14)与肖特基漏极(11)电气连接，完成整个器件的制作。
8.根据权利要求7所述的方法，其特征在于步骤M中形成的各级源阶梯宽度Si，均满足Si>u，且Si自上而下依次增大，u为漂移层与源场板(13)最近处的水平间距，i为整数且m≥i≥1。
9.根据权利要求7所述的方法，其特征在于步骤P中形成的各级漏阶梯宽度Rj，均满足Rj>k，且Rj自下而上依次增大，其中k为漂移层(2)与漏场板(14)最近处的水平间距，j为整数且Q≥j≥1。
CN201710197668.3A 2017-03-29 2017-03-29 源-漏复合场板垂直型电力电子器件 Active CN107170795B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710197668.3A CN107170795B (zh) 2017-03-29 2017-03-29 源-漏复合场板垂直型电力电子器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710197668.3A CN107170795B (zh) 2017-03-29 2017-03-29 源-漏复合场板垂直型电力电子器件

Publications (2)

Publication Number Publication Date
CN107170795A true CN107170795A (zh) 2017-09-15
CN107170795B CN107170795B (zh) 2020-04-14

Family

ID=59849305

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710197668.3A Active CN107170795B (zh) 2017-03-29 2017-03-29 源-漏复合场板垂直型电力电子器件

Country Status (1)

Country Link
CN (1) CN107170795B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1639875A (zh) * 2003-01-29 2005-07-13 株式会社东芝 功率半导体器件
CN101221980A (zh) * 2007-01-11 2008-07-16 富士电机电子设备技术株式会社 电力半导体装置
CN101232045A (zh) * 2007-01-24 2008-07-30 中国科学院微电子研究所 一种场效应晶体管多层场板器件及其制作方法
CN104409493A (zh) * 2014-11-18 2015-03-11 西安电子科技大学 基于t形栅-漏复合场板的异质结器件及其制作方法
JP5899803B2 (ja) * 2011-10-28 2016-04-06 サンケン電気株式会社 窒化物半導体装置
US20160141405A1 (en) * 2014-11-13 2016-05-19 Infineon Technologies Austria Ag Semiconductor Field Plate for Compound Semiconductor Devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1639875A (zh) * 2003-01-29 2005-07-13 株式会社东芝 功率半导体器件
CN101221980A (zh) * 2007-01-11 2008-07-16 富士电机电子设备技术株式会社 电力半导体装置
CN101232045A (zh) * 2007-01-24 2008-07-30 中国科学院微电子研究所 一种场效应晶体管多层场板器件及其制作方法
JP5899803B2 (ja) * 2011-10-28 2016-04-06 サンケン電気株式会社 窒化物半導体装置
US20160141405A1 (en) * 2014-11-13 2016-05-19 Infineon Technologies Austria Ag Semiconductor Field Plate for Compound Semiconductor Devices
CN104409493A (zh) * 2014-11-18 2015-03-11 西安电子科技大学 基于t形栅-漏复合场板的异质结器件及其制作方法

Also Published As

Publication number Publication date
CN107170795B (zh) 2020-04-14

Similar Documents

Publication Publication Date Title
CN106887467B (zh) 漏连接半超结氮化镓基垂直型异质结功率器件及制造方法
CN106941117B (zh) 基于悬浮超结的氮化镓基异质结电流孔径器件及其制作方法
CN112635544B (zh) 具有偶极子层的增强型AlGaN-GaN垂直型超结HEMT及其制备方法
CN104409493A (zh) 基于t形栅-漏复合场板的异质结器件及其制作方法
CN111834455B (zh) 增强型高电子迁移率晶体管及其制作方法
CN107068739B (zh) 弧形栅场板电流孔径功率器件
CN107134491B (zh) 基于弧形源场板的垂直结构电力电子器件
CN107170821A (zh) 浮空型漏场板电流孔径器件及其制作方法
CN107146811A (zh) 基于阻挡层调制结构的电流孔径功率晶体管及其制作方法
CN107068740B (zh) 源阶梯场板垂直型功率晶体管
CN107154435B (zh) 阶梯电流阻挡层垂直型功率器件
CN107146812B (zh) 增强型栅场板GaN基电流孔径异质结场效应器件及其制作方法
CN107170798A (zh) 基于栅场板和漏场板的垂直型功率器件及其制作方法
CN107170797A (zh) 基于漏场板的电流孔径异质结晶体管及其制作方法
CN111863950A (zh) 结型栅-漏功率器件
CN104409494A (zh) 基于直角源场板和直角漏场板的复合场板功率器件
CN111863953A (zh) 功率开关器件及其制作方法
CN106960873B (zh) 基于弧形漏场板和肖特基漏极的垂直型功率晶体管
CN104393044A (zh) 绝缘栅型直角栅-漏复合场板功率器件
CN107170820A (zh) 弧形栅‑漏复合场板电流孔径异质结器件
CN107170819A (zh) 基于浮空源场板和浮空漏场板的垂直型异质结场效应器件
CN107170795A (zh) 源‑漏复合场板垂直型电力电子器件
CN107170799B (zh) 浮空栅-漏复合场板垂直型电力电子器件
CN107170804B (zh) 复合源场板电流孔径异质结场效应晶体管
CN107134490A (zh) 基于弧形源场板和弧形漏场板的垂直型功率器件及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant